ZYNQ开发实战：从ARM+FPGA架构到软硬协同设计全解析

2026/8/8 6:01:37
ZYNQ开发实战：从ARM+FPGA架构到软硬协同设计全解析
1. 从零开始为什么是ZYNQ如果你是一名嵌入式开发者或者对FPGA和处理器协同工作感兴趣那么“ZYNQ”这个名字你一定不陌生。它不是一个简单的芯片而是一个融合了ARM处理器和FPGA可编程逻辑的异构计算平台。简单来说它把传统嵌入式系统里分开的“大脑”CPU和“万能手”FPGA集成在了一颗芯片里。我第一次接触ZYNQ时感觉就像拿到了一把瑞士军刀既有处理复杂算法和运行操作系统的能力又能通过硬件编程实现极致的实时性和并行处理性能。对于初学者而言ZYNQ的入门门槛确实比单纯的单片机或FPGA要高一些因为它涉及两个不同的开发领域软件PS 处理系统和硬件PL 可编程逻辑。但这也正是它的魅力所在。它能解决很多传统方案头疼的问题比如在图像处理中CPU负责复杂的算法调度和网络通信而FPGA则并行处理大量的像素数据实现高速滤波或特征提取在工业控制领域CPU运行实时操作系统管理多个任务FPGA则生成精确的PWM波形或高速采集传感器数据。学习ZYNQ不仅仅是学习一款芯片更是掌握一种“软硬协同”的系统级设计思想。无论你是软件工程师想涉足硬件加速还是硬件工程师希望给逻辑设计加上智能“大脑”ZYNQ都是一个绝佳的起点。2. 核心概念与平台架构深度解析要玩转ZYNQ第一步不是急着写代码或画原理图而是必须彻底理解它的“双核”架构。这个理解深度直接决定了你后续开发是顺风顺水还是步步踩坑。2.1 PS与PL并非简单的“CPUFPGA”很多人把ZYNQ简单理解为ARM Cortex-A9处理器旁边放了一块FPGA这种理解是片面的也容易导致后续设计出现瓶颈。ZYNQ的PSProcessing System和PLProgrammable Logic是通过一组高性能、高带宽的互联总线紧密耦合的这种耦合是芯片级的设计而非板级连接。PS处理系统它不是一个裸奔的ARM核。它是一套完整的、基于双核Cortex-A9的应用处理器子系统包含处理器核心通常为双核Cortex-A9带NEON协处理器和浮点运算单元主频可达1GHz以上。片上存储器包括OCMOn-Chip Memory这是紧耦合的SRAM延迟极低适合存放关键代码或数据。丰富的外设如千兆以太网、USB、SDIO、UART、I2C、SPI、CAN等。这些外设是“硬核”实现的性能稳定且不占用PL资源。存储接口DDR控制器、QSPI Flash控制器等用于连接外部内存和存储。互联与接口最关键的部分包括AXIAdvanced eXtensible Interface互联矩阵。PS通过多种类型的AXI接口如GP、HP、ACP与PL通信。PL可编程逻辑这部分就是传统的FPGA资源包含可编程逻辑单元CLB、块RAMBRAM、DSP48E1切片、时钟管理单元等。但它的特殊之处在于其“边界”上集成了大量与PS对接的硬件接口使得PL可以像访问“本地外设”一样高效访问PS的资源如DDR内存。关键的耦合点——AXI总线这是PS与PL通信的“高速公路”。AXI是一种高性能、高频率的片上总线协议。GPGeneral Purpose接口通常是32位或64位带宽较低用于PS控制PL的寄存器或PL向PS发送中断等低速控制信息。HPHigh Performance接口通常是64位带宽高支持高吞吐量数据传输主要用于PL主动读写PS端DDR内存。ACPAccelerator Coherency Port接口这是最强大的接口。PL通过ACP访问的数据可以与处理器缓存保持一致性。这意味着当CPU和FPGA同时操作同一块内存数据时无需软件手动维护缓存一致性极大简化了软件设计并提升性能。注意很多初学者在分配数据流时习惯性将所有数据通信都挂在GP口上结果发现性能远远达不到预期。务必根据数据带宽和访问模式正确选择AXI接口类型。控制路径用GP大数据量流传输用HP需要与CPU缓存协同计算的数据用ACP。2.2 开发流程全景图Vivado与SDK/Petalinux的分工ZYNQ的开发是典型的“硬件先行软硬结合”流程主要工具是Xilinx的Vivado和配套的软件开发工具如Vitis或早期的SDK以及Petalinux。理解工具链的分工至关重要。硬件设计在Vivado中完成创建Block Design以图形化方式搭建系统。核心是添加ZYNQ IP核并对其进行配置如使能所需的外设、设置DDR型号和时钟、启用相应的AXI接口。添加自定义IP或Xilinx IP将需要的IP核如AXI DMA、AXI GPIO、自定义的加速器IP等添加到设计中并用AXI总线将它们与ZYNQ PS连接起来。地址分配与连接自动化Vivado会自动为每个挂在总线上的IP分配地址空间并生成互联逻辑。生成硬件输出文件最关键的一步是生成project_name.xsaVitis时代或.hdfSDK时代文件。这个文件包含了整个硬件系统的完整描述PS的配置、PL的逻辑网表、所有外设的地址映射、中断连接关系等。它是后续软件开发的“地基”。软件开发在Vitis或Petalinux中完成导入硬件平台在Vitis中新建平台工程或应用工程第一步就是导入上一步生成的.xsa文件。工具会据此自动生成对应的硬件抽象层BSP里面包含了所有外设的驱动和地址定义。裸机应用Baremetal适合简单控制或对实时性要求极高的场景。开发者直接基于BSP编写C/C程序直接操作寄存器或使用驱动库。没有操作系统程序对硬件有完全控制权。操作系统应用Linux使用Petalinux工具链构建完整的Linux系统。需要配置内核、设备树Device Tree、根文件系统。设备树会根据.xsa文件自动生成或修改告诉Linux内核当前硬件上有什么设备如自定义的AXI IP核以及它们的地址和中断号。应用层则开发标准的Linux应用程序或驱动模块。一个常见的误区试图在Vivado里“调试”C代码或者在SDK里修改硬件连接。必须清晰界定Vivado是硬件世界的“建筑师”而Vitis/SDK是软件世界的“装修队”。图纸.xsa一旦确定软件就只能在此基础上工作。硬件改动必须重新生成.xsa并更新到软件工程。3. 第一个工程实战从点亮LED到软硬协同理论讲得再多不如动手做一遍。我们以一个最经典但涵盖核心流程的实例开始通过PS控制PL端的LED再进阶到PL定时器触发PS中断。这个例子麻雀虽小五脏俱全。3.1 硬件平台搭建与IP核配置假设我们使用一块ZYNQ开发板如ZedBoard或PYNQ-Z2。首先在Vivado中创建新项目。创建Block Design在Flow Navigator中点击“Create Block Design”。添加并配置ZYNQ IP在Diagram中点击“”号搜索并添加“ZYNQ7 Processing System”。双击添加的ZYNQ IP核打开重定制Re-customize IP界面。这是最关键的一步。时钟配置根据板载晶振设置PS输入时钟如33.333MHz。使能并设置PL时钟如FCLK_CLK0 设置为100MHz这个时钟将供给PL逻辑使用。DDR配置在“DDR Configuration”中选择与你开发板上DDR芯片完全一致的型号。选错会导致后续无法启动。外设使能根据需求在“MIO Configuration”和“Peripheral I/O Pins”中使能UART用于打印调试信息、QSPI用于启动等。本例中我们至少要使能UART 1。AXI接口使能在“PS-PL Configuration” - “AXI Non Secure Enablement”中至少使能一个GP Master接口如M_AXI_GP0用于PS主动控制PL。暂时可以不使能HP和ACP。点击“OK”完成配置。此时在Diagram中ZYNQ IP核会多出一些接口如FCLK_CLK0PL时钟、M_AXI_GP0等。添加并连接外设IP添加一个“AXI GPIO”IP核。这个IP核提供了一个可通过AXI总线访问的通用IO接口非常适合用来控制LED或读取开关状态。双击AXI GPIO IP进行配置将通道位宽设置为1控制1个LED并选择“All Outputs”。进行连接将ZYNQ的M_AXI_GP0接口连接到AXI GPIO的S_AXI接口。将ZYNQ的FCLK_CLK0连接到AXI GPIO的s_axi_aclk。将ZYNQ的FCLK_RESET0_N连接到AXI GPIO的s_axi_aresetn。右键点击AXI GPIO的gpio_io_o端口选择“Make External”为其创建一个对外的端口命名为led_0。自动化与生成输出点击Diagram上方的“Run Connection Automation”Vivado会自动完成剩余连接如中断、复位等。在Source窗口中右键点击Block Design选择“Generate Output Products”和“Create HDL Wrapper”。最后执行“Generate Bitstream”。这一步会进行综合、布局布线并生成最终的比特流文件.bit和包含硬件信息的.xsa文件。实操心得在配置ZYNQ IP时务必对照开发板的原理图进行。特别是MIO引脚分配和DDR型号一个参数错误就可能导致硬件无法启动或外设无法工作。养成每次修改硬件配置后都重新“Generate Output Products”的习惯以确保软件工程能同步到最新的硬件信息。3.2 裸机应用程序开发与调试硬件比特流生成后我们切换到Vitis进行软件开发。创建平台与应用工程打开Vitis新建工作空间。“Create Platform Project”导入刚才生成的.xsa文件。这会创建硬件平台并生成对应的BSP。“Create Application Project”选择上一步创建的硬件平台模板选择“Hello World”我们先验证串口通信或者“Empty Application”。编写LED控制代码在src文件夹下新建main.c。代码核心是使用Xilinx提供的驱动程序在BSP中来操作AXI GPIO。关键步骤如下#include “xparameters.h” // 包含硬件地址定义 #include “xgpio.h” // GPIO驱动头文件 #include “xil_printf.h” int main() { XGpio GpioLed; int Status; // 1. 根据xparameters.h中的定义初始化GPIO实例 Status XGpio_Initialize(GpioLed, XPAR_AXI_GPIO_0_DEVICE_ID); if (Status ! XST_SUCCESS) { xil_printf(“GPIO Initialization Failed\r\n”); return XST_FAILURE; } // 2. 设置GPIO通道1的方向为输出我们在硬件中配置了All Outputs XGpio_SetDataDirection(GpioLed, 1, 0x0); while (1) { // 3. 向GPIO写入1点亮LED XGpio_DiscreteWrite(GpioLed, 1, 0x1); for (int i0; i10000000; i); // 简单延时 // 4. 向GPIO写入0熄灭LED XGpio_DiscreteWrite(GpioLed, 1, 0x0); for (int i0; i10000000; i); } return 0; }注意XPAR_AXI_GPIO_0_DEVICE_ID和XPAR_AXI_GPIO_0_BASEADDR这些宏定义是由Vitis根据.xsa文件自动在xparameters.h中生成的无需手动计算地址。连接板卡与下载调试用USB线连接开发板的JTAG和UART接口到电脑。在Vitis中配置调试连接Xilinx Hardware Server。先下载硬件比特流Program Device将PL部分的硬件逻辑配置到FPGA中。然后运行或调试应用程序。你将看到LED开始闪烁同时在串口终端如Tera Term里能看到打印信息。这一步的意义你成功完成了一个完整的软硬件协同流程。PS端的C程序通过AXI总线协议发起了对PL端一个特定地址GPIO寄存器的读写操作从而控制了连接到PL引脚上的LED。这个过程涉及了地址映射、总线事务、驱动调用是ZYNQ所有复杂应用的基础。4. 进阶核心中断与DMA的高效数据搬运掌握了基础控制后下一步就是实现PS与PL之间高效、异步的数据交互。中断和DMA是必须攻克的两大核心机制。4.1 在PL中实现自定义中断发生器让PL主动“通知”PS这是实现实时响应的关键。我们扩展上一个例子在PL中添加一个AXI定时器AXI Timer让其周期性产生中断给PS。硬件设计修改在原有的Block Design中添加一个“AXI Timer” IP核。将其S_AXI接口连接到ZYNQ的M_AXI_GP0上与GPIO共享总线。将其interrupt输出端口连接到ZYNQ的IRQ_F2P接口上。注意IRQ_F2P是PL到PS的中断输入总线可能需要先在ZYNQ IP配置中启用。连接时钟和复位信号。重新生成比特流和.xsa文件。软件中断服务程序ISR编写在Vitis中更新硬件平台Refresh Hardware Specification。修改main.c增加中断处理逻辑#include “xscugic.h” // 中断控制器驱动 #include “xtmrctr.h” // 定时器驱动 static XScuGic IntcInstance; // 中断控制器实例 static XTmrCtr TimerInstance; // 定时器实例 // 定时器中断服务函数 void TimerIrqHandler(void *CallBackRef) { XTmrCtr *TimerPtr (XTmrCtr *)CallBackRef; static int led_state 0; // 清除定时器中断标志 XTmrCtr_ClearStats(TimerPtr, 0); // 在中断内切换LED状态 led_state !led_state; XGpio_DiscreteWrite(GpioLed, 1, led_state); xil_printf(“Timer interrupt occurred!\r\n”); } int SetupInterruptSystem(XScuGic *GicInstance, XTmrCtr *TimerPtr, u16 TimerIntrId) { // 初始化中断控制器 XScuGic_Config *GicConfig XScuGic_LookupConfig(XPAR_SCUGIC_SINGLE_DEVICE_ID); XScuGic_CfgInitialize(GicInstance, GicConfig, GicConfig-CpuBaseAddress); // 设置并连接中断服务函数 XScuGic_Connect(GicInstance, TimerIntrId, (Xil_ExceptionHandler)TimerIrqHandler, (void *)TimerPtr); // 使能定时器中断 XScuGic_Enable(GicInstance, TimerIntrId); // 初始化定时器设置为自动重载、中断使能、递减计数模式 XTmrCtr_SetOptions(TimerPtr, 0, XTC_AUTO_RELOAD_OPTION | XTC_INT_MODE_OPTION | XTC_DOWN_COUNT_OPTION); // 设置定时器装载值例如以100MHz时钟计0x5F5E100 100,000,000即1秒 XTmrCtr_SetResetValue(TimerPtr, 0, 0x5F5E100); XTmrCtr_Start(TimerPtr, 0); // 使能处理器中断 Xil_ExceptionInit(); Xil_ExceptionRegisterHandler(XIL_EXCEPTION_ID_INT, (Xil_ExceptionHandler)XScuGic_InterruptHandler, GicInstance); Xil_ExceptionEnable(); return XST_SUCCESS; } int main() { // … 初始化GPIO … // 初始化定时器 XTmrCtr_Initialize(TimerInstance, XPAR_AXI_TIMER_0_DEVICE_ID); // 设置中断系统TimerIntrId从xparameters.h获取 SetupInterruptSystem(IntcInstance, TimerInstance, XPAR_FABRIC_AXI_TIMER_0_INTERRUPT_INTR); while(1); // 主循环空转等待中断 return 0; }现在LED将由PL中的定时器硬件精确控制闪烁PS的CPU仅在中断发生时被唤醒执行ISR大大降低了CPU占用率。4.2 使用AXI DMA进行高速数据搬移当需要在PS的DDR内存和PL之间传输大量数据如图像帧、音频流时使用CPU通过GP口一个个字节搬运是灾难性的。AXI DMADirect Memory AccessIP核就是解决这个问题的专用硬件引擎。硬件设计搭建DMA环路一个典型的流模式DMA系统包含ZYNQ PS、AXI DMA、AXI Stream Data FIFO或自定义的数据产生/消费IP。连接关系ZYNQ的S_AXI_HP0高性能从端口连接AXI DMA的M_AXI_MM2S和M_AXI_S2MM用于DMA读写DDR。ZYNQ的M_AXI_GP0连接AXI DMA的S_AXI_LITE用于PS配置和控制DMA。AXI DMA的M_AXIS_MM2S内存到流连接AXI Stream FIFO的输入S_AXIS_S2MM流到内存连接AXI Stream FIFO的输出构成一个简单的环路测试。连接所有时钟和复位以及AXI DMA的中断输出到ZYNQ的IRQ_F2P。软件驱动DMA传输软件流程比单纯的中断复杂但遵循固定模式// 伪代码流程 1. 初始化DMA和中断控制器。 2. 在DDR中准备源数据缓冲区SrcBuffer和目标数据缓冲区DstBuffer。 3. 刷新数据缓存Cache确保DMA能看到CPU最新写入的数据。使用Xil_DCacheFlushRange。 4. 配置DMA设置MM2S发送和S2MM接收的源/目标地址、传输长度。 5. 启动DMA传输。 6. 在中断服务函数中检查传输完成状态处理数据并可能启动下一次传输。 7. 无效化目标缓冲区的缓存Xil_DCacheInvalidateRange确保CPU能读到DMA写入的最新数据。关键点缓存一致性是DMA编程中最容易出错的地方。PS端的CPU有缓存而DMA直接访问DDR物理内存。如果CPU修改了数据后没有刷新缓存DMA读到的就是旧数据反之DMA写入数据后如果CPU没有无效化缓存读到的也是旧数据。务必使用CacheFlush和CacheInvalidate函数。避坑技巧在调试DMA时如果数据不对首先怀疑缓存问题。可以尝试在调试初期直接关闭数据缓存在BSP设置中让所有访问都直达DDR虽然性能下降但能排除缓存因素的干扰确认DMA基础功能正常后再开启缓存并正确处理一致性。5. 从裸机到LinuxPetalinux系统构建对于复杂的应用运行Linux操作系统是更佳选择。Petalinux是Xilinx提供的嵌入式Linux开发工具链它能自动集成硬件设计生成完整的Linux系统。5.1 创建第一个Petalinux工程环境准备与工程创建# 设置Petalinux环境变量 source petalinux安装路径/settings.sh # 创建工程并指定之前Vivado导出的.xsa文件 petalinux-create --type project --template zynq --name my_linux_prj cd my_linux_prj petalinux-config --get-hw-description包含.xsa文件的路径这条命令会将硬件信息导入Petalinux工程并自动生成初始的设备树system-user.dtsi和内核配置。系统配置petalinux-config进行顶层系统配置如设置启动参数、根文件系统来源如从SD卡启动、主机名等。petalinux-config -c kernel配置Linux内核可以在这里添加或移除内核驱动模块。对于我们添加的AXI GPIO和AXI DMAXilinx通常已经提供了对应的内核驱动xilinx_gpio,xdma需要确保它们被编译进内核或编译为模块。petalinux-config -c rootfs配置根文件系统可以添加额外的用户空间软件包如iperf3、python3等。编译与启动petalinux-build编译完成后在images/linux目录下会生成启动文件BOOT.BIN包含FSBL、比特流、U-Boot、image.ub内核、设备树、根文件系统。将BOOT.BIN和image.ub拷贝到SD卡的FAT32分区。开发板设置为SD卡启动上电。通过串口可以看到U-Boot和Linux的启动日志。5.2 在Linux下访问PL外设Linux下访问自定义的PL IP核主要依靠设备树和驱动程序。设备树Device Tree一个描述硬件拓扑结构的数据文件。Petalinux根据.xsa自动生成了基础设备树但自定义IP需要手动添加节点。例如为我们的AXI GPIO添加节点// 在 project-spec/meta-user/recipes-bsp/device-tree/files/system-user.dtsi 中添加 amba { my_led: gpio41200000 { // 名称和地址根据实际情况修改 compatible “xlnx,xps-gpio-1.00.a”; // 兼容性字符串匹配驱动 reg 0x41200000 0x10000; // 寄存器基地址和范围 #gpio-cells 2; gpio-controller; }; };compatible属性至关重要它告诉内核用哪个驱动来管理这个设备。地址0x41200000可以在Vivado的Address Editor中查到。用户空间访问如果驱动正确加载GPIO会暴露在/sys/class/gpio/目录下。你可以通过echo和cat命令来控制或读取GPIO。对于更复杂的IP如DMA通常需要编写字符设备驱动然后在用户空间通过open、read、write、ioctl等系统调用进行控制。Xilinx为许多IP如DMA、VDMA提供了xdma等通用驱动和对应的用户空间库如libxdma简化了开发。编译与更新设备树修改system-user.dtsi后需要重新编译设备树petalinux-build -c device-tree然后重新打包image.ub或单独更新设备树。从裸机到Linux的思维转变在裸机中你是硬件的绝对主人直接操作寄存器。在Linux下你是一个“守法公民”必须通过内核提供的驱动框架来访问硬件。好处是能利用Linux庞大的软件生态和丰富的功能如网络、文件系统、多进程代价是增加了驱动开发和系统调试的复杂度。对于初学者建议先从裸机彻底理解硬件机制再过渡到Linux这样在遇到问题时才能清晰地定位是硬件、驱动还是应用层的问题。6. 调试技巧与常见问题实录ZYNQ开发调试是“软硬兼修”的挑战。问题可能出现在硬件设计、软件代码、工具链配置或板卡本身。以下是我在实际项目中积累的一些典型问题与排查思路。6.1 硬件相关问题问题比特流下载成功但程序运行异常或外设无反应。排查步骤检查引脚约束首先确认Vivado中的.xdc约束文件是否正确特别是LED、按键、时钟等关键信号的引脚编号、电平标准是否与原理图一致。一个错误的IOSTANDARD如应为LVCMOS33却设成了LVDS就可能导致信号无法输出。检查时钟和复位使用Vivado的硬件管理器Hardware Manager中的ILA集成逻辑分析仪抓取PL端的时钟和复位信号。确认FCLK_CLK0是否真的输出了100MHz复位信号是否已释放高电平有效。这是PL逻辑正常工作的前提。检查AXI总线连接在Block Design中确保所有IP的AXI接口都已正确连接且没有“孤悬”的接口。运行“Validate Design”检查连接错误。查看地址映射在Address Editor中确认每个IP核的地址范围是否合理有无重叠。PS访问一个错误的地址会导致总线错误。问题DDR初始化失败系统无法启动。原因与解决这是最经典的硬件配置问题。99%的原因在于ZYNQ IP核中DDR配置与板上实际颗粒型号不匹配。核对型号仔细查看开发板原理图或手册确认DDR芯片的厂家、型号、位宽如Micron MT41K256M16HA-125 16位位宽。检查时钟确认PS端输入时钟如33.333MHz设置正确。使用预设许多官方开发板在Vivado的Board界面中有预设直接选择对应板型可以自动完成DDR等外设配置这是最稳妥的方式。6.2 软件与驱动问题问题应用程序可以编译但运行后卡死或无法控制外设。排查步骤确认比特流已加载在Vitis调试时务必先“Program Device”下载比特流再运行软件。软件是跑在特定的硬件设计之上的。检查外设基地址确认代码中使用的设备ID或基地址宏如XPAR_AXI_GPIO_0_BASEADDR与当前硬件设计匹配。每次硬件修改后必须重新导出.xsa并更新/重建软件工程。验证底层驱动对于简单的GPIO可以尝试在调试器中单步跟踪XGpio_Initialize等函数的返回值看是否成功。对于DMA先屏蔽中断用轮询模式测试最基本的传输是否成功。查看串口打印确保串口驱动和打印初始化正确。早期调试信息是定位问题的生命线。问题Linux启动过程中卡住或找不到自定义设备。排查步骤分析启动日志仔细查看串口输出的所有内核信息。常见的错误有Unhandled fault: external abort on non-linefetch地址访问错误、Failed to reserve memory设备树内存节点冲突。检查设备树确认自定义的设备树节点语法正确reg地址与硬件设计一致compatible字符串与内核驱动匹配。可以使用dtc工具反编译最终的dtb文件进行检查dtc -I dtb -O dts system.dtb system.dts。检查驱动状态Linux启动后使用dmesg | grep your_driver查看驱动加载日志使用cat /proc/iomem查看地址空间分配使用ls /sys/class/或ls /dev/查看设备节点是否成功创建。6.3 性能与稳定性问题问题使用DMA传输数据偶尔出现数据错位或丢失。深度排查缓存一致性这是首要怀疑对象。确保在DMA传输前后正确调用了Xil_DCacheFlushRange和Xil_DCacheInvalidateRange。对于一致性要求极高的场景可以考虑使用ACP端口或直接分配非缓存Non-cacheable的内存区域。AXI总线带宽与仲裁如果PL内有多个主设备如多个DMA同时通过同一个HP端口访问DDR会产生仲裁。如果设计不当可能导致带宽不足和延迟增大。可以在Vivado中启用AXI协议检查器AXI Protocol CheckerIP或在设计中插入性能监测IP如AXI Performance Monitor来分析总线利用率。时序违例PL逻辑的工作频率FCLK_CLK0设置过高导致布局布线后无法满足时序要求。虽然Vivado会报错但有时警告会被忽略。务必确保“Implementation”后的报告中没有“Timing”违例。降低PL时钟频率是解决时序问题最直接的方法。问题系统运行一段时间后死机。排查思路内存泄漏在裸机程序中反复申请动态内存而未释放会导致堆空间耗尽。在Linux用户空间程序中也存在同样问题。使用工具如valgrind进行检测。中断风暴如果中断服务程序ISR没有正确清除中断标志可能导致中断被连续触发CPU被无限占用。确保在ISR入口或出口清除外设的中断状态位。电源与散热检查开发板供电是否充足、稳定。FPGA全速运行时功耗较大散热不良可能导致芯片过热不稳定。

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