【PLL】应用：同步

1. 用于时钟去偏移的PLL

• 时钟频率增加
• 内部时钟与外部时钟的偏移，在芯片之间通信时很重要
• 时钟偏移可能是由时钟树引起的，该时钟树缓冲外部时钟以驱动大量内部节点

芯片间通信中的时钟偏移问题

• 芯片1和芯片2共享外部时钟CKext
• 芯片内部逻辑电路操作的实际时钟边沿不同：每个芯片的时钟树的大小和数量不同
• 时钟偏移随工艺、温度、电源电压变化很大
• 芯片之间的时钟偏差可能会大大降低高速通信的数据吞吐量

通过片内PLL消除时钟偏移

• 锁相环将时钟树最后一级的单个门的输出作为鉴相器的反馈输入，
• 将反馈时钟的相位与外部时钟的相位进行比较。
• 相位检测器输入端的两个相位通过锁相同步
• 可以保证逻辑单元工作的实际时钟边沿与外部时钟的相位对齐
• 换句话说，无论时钟树的延迟变化的大小如何，内部逻辑电路在外部时钟的相同相位处具有数字转换。
• 通过这种方式，两个芯片都可以在没有时钟偏移问题的情况下工作，
• 从而最大限度地提高数据吞吐量
• 由于片上同步采用了PLL，I/O接口的数据传输速度得到了显著的提高。

 

2. 延迟锁定环

• 在大型数字系统中用于时钟同步的PLL的一个主要问题是对电源噪声的高灵敏度。
• 这主要是因为VCO的电源抑制性能较差。
• 由于VCO本质上是一个电压-频率转换器，并且在PLL的线性模型中包含一个积分器，
• 因此，由于电源电压跳变，相位域中的抖动传播是不可避免的。
• 当具有环形VCO的PLL被放置在微处理器或其中大量晶体管生成开关噪声的其他数字系统中时，由电源电压跳变引起的抖动累积是一个大问题

当PLL用于时钟同步时，不需要频率获取，因为时钟频率由系统时钟很好地定义。

在这种情况下，可以考虑使用具有压控延迟线（VCDL）的PLL而不是VCO。用VCDL直接控制输出相位的PLL称为【延迟锁定环（DLL）】

延迟锁定环（DLL）

与基于PLL的时钟发生器不同，基于DLL的时钟同步电路以固定频率工作，因此仅跟踪相位。

•  在DLL的线性模型中，VCDL中没有
• 因为VCDL的输出相位直接由输入电压控制
• DLL比PLL具有更好的稳定性

•  对于1型反馈系统，环路滤波器中不需要零点来保证稳定性
• 如图（a）所示，只需要一个电容C1
• 在图（B）所示的DLL的线性模型中
• 鉴相器增益KPD【伏特/弧度】
• VCDL增益KVCDL【弧度/伏特】
• 一阶电荷泵DLL的开环增益简单地近似为：
  

• 由于输出时钟是延迟的输入时钟，
• 所以从输入相位到输出相位的系统传递函数接近于全通传递函数。
• 通过使用z域分析可以进行精确分析，
• 由于系统延迟而观察到少量增益峰化
• 由于全通传输特性，DLL的抖动滤波不如PLL。
• 由于VCDL的输出是参考时钟的延迟信号，DLL输出的占空比直接受参考时钟的影响
• 如果需要50%占空比的时钟生成，则在DLL中经常采用占空比校正器电路。
• PLL对输入时钟的占空比不敏感
• 因为输出时钟的占空比由VCO确定。

 DLL优点

PLL和DLL在电源跳变情况下的相位误差传播：
（a）瞬态相位误差传播
（B）抖动直方图

• 由于没有VCDL的积分因子，
• DLL在电源电压跳变时受到的相位误差传播比2型PLL小，
• 对电源电压变化具有更好的抗扰性。
• 多个VCD L之间的串扰比多个VCO之间的串扰小得多
• 这使得DLL对于多个I/O链路非常有用。
• 由于由多个延迟单元组成的VCDL的总延迟可以通过反馈精确控制
• DLL对于多相生成也很有用

错误锁定

DLL的错误锁定问题

 DLL存在错误锁定的问题

• 当初始过剩相位误差大于180°时
• 360°的过剩相位误差可以被认为是另一个平衡点。
• 由于VCDL具有有限的相位范围，
• 当DLL被锁定时，VCDL的控制电压可能饱和，相位误差为360°
• 为了避免错误锁定问题，需要一个启动电路来用适当的控制电压初始化VCDL

 

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DLL应用

与锁相环相比，DLL不能实现频率捕获或倍频。

因此，其应用仅限于时钟或数据同步。

即使发射机和接收机之间存在微小的频率偏移，缺乏频率捕获也会降低同步性能。

为了实现频率捕获或跟踪，提出了一种带相位延迟器的半数字DLL。它的操作基于数字化相位的相位旋转。频率跟踪DLL对于多个I/O链路非常有用，因为可以采用基于DLL架构的多个CDR，从而避免多个VCO。

DLL倍频

用于倍频的DLL：（a）使用边沿组合DLL和（B）使用MDLL

• (a)：采用边沿组合器电路，将多DLL多个相位组合起来，产生高频 
• DLL产生多相时钟，并且多个时钟的上升沿和下降沿由边沿组合器电路组合以合成高频时钟。
• 由于DLL从低频晶体振荡器产生高频输出
• 因此可以实现出色的相位噪声性能。
• 这种架构的主要缺点在于难以进行相位匹配和高频操作的无毛刺边沿组合。

• (b)：乘法延迟锁定环（MDLL）
• MDLL采用环形VCO，其相位被参考时钟的相位周期性地替换，使得环形VCO中的累积抖动被具有周期性同步的干净参考时钟刷新
• 在某种意义上，MDLL可以归类为采用门控环形VCO的PLL架构之一
• MDLL的抖动性能可能比传统DLL差
• 但MDLL可以作为时钟乘法器单元工作
• 电荷泵的失配或多路复用环形VCO的相位选择不完美会产生参考杂散，需要像边沿组合DLL一样仔细匹配和定时。