【SOC 芯片设计 DFT 学习专栏 -- IDDQ 测试 与 Burn-In 测试】

IDDQ 测试与 Burn-In 测试

本文将详细介绍 DFT 中 IDDQ测试 和 burn-in测试模式

IDDQ 测试

IDDQ（Quiescent Supply Current）测试是一种基于漏电流监控的故障检测方法，主要用于检测数字电路的制造缺陷。它基于 CMOS 电路的特性，在静态（无信号切换）状态下，其电源电流消耗非常低（通常在微安量级）。如果芯片中存在某些缺陷（如桥接故障、闩锁效应等），会导致明显的漏电流升高，从而被检测到。

工作原理

• CMOS 电路在静态情况下，理论上无直流电流消耗，电源电流仅为漏电流。
• 如果由于制造缺陷或工艺问题，出现如晶体管短路、金属连线桥接、闩锁现象，漏电流会显著增加。
• 通过监测电路在特定测试向量下的电源静态电流，判断是否超出标准值来判断故障。

测试过程

1. 设置电路在静态状态的测试向量，确保无信号切换。
2. 通过外部仪器（如电流探测器）测量电源电流。
3. 与预定的正常范围值对比，判断是否有异常。

优点

• 高效检测制造缺陷，特别是桥接、断裂等难以通过逻辑测试发现的故障。
• 适用于低功耗 CMOS 工艺，提供额外的测试覆盖率。

局限性

• 随着深亚微米工艺的使用，漏电流本身增大，使得健康芯片的正常电流区间也变宽，降低了 IDDQ 测试的判别力。
• 测试仪器的分辨率要求更高，增加了成本。

示例

假设一块芯片内部的正常 IDDQ 范围为 10-100 μA，当测试到某一状态时电流为 10 mA，可以怀疑芯片内部存在桥接故障或其他异常。

2. Burn-In 测试

Burn-in 测试是一种在芯片工作初期施加高应力条件（如高温、高压等）的测试方法，主要用于加速芯片潜在缺陷暴露，避免早期失效（Early Life Failure）。Burn-in 的目的是通过人工老化过程挑出有缺陷的芯片，保证产品的可靠性。

工作原理

• 根据半导体器件的失效分布规律（Bath Tub Curve），芯片的早期失效率较高，主要由于制造缺陷或材料不均匀。
• 在 Burn-in 环节施加高应力条件，通过模拟极端环境使缺陷芯片快速暴露并失效。
• 健康芯片能够经受住 Burn-in 的高应力环境，可靠性更高。

测试过程

1. 芯片置于高温（如 125℃ - 150℃）环境中。
2. 施加略高于正常工作的电压，以加速应力影响。
3. 连续工作一段时间（数小时至数天），期间监测功能性能与电流波动。
4. 筛选出在测试过程中失效的芯片。

优点

• 确保投产芯片的可靠性，降低早期失效率。
• 是一种成熟且被广泛接受的失效筛选方法。

局限性

• 高温高压测试可能造成健康芯片轻微损伤。
• 增加了生产测试成本与时间。

示例

一个消费级 IC（如 CPU）被设置在 125℃ 和 1.2 倍工作电压下运行 24 小时。测试结束后，约 99% 的芯片通过了功能验证，而 1% 被淘汰，因为它们在测试过程中失效，显然存在潜在缺陷。

总结

对比 IDDQ 测试和 Burn-in 测试：

特性	IDDQ 测试	Burn-in 测试
目标	检测制造工艺缺陷（桥接、断开等）。	筛选潜在早期失效芯片，验证可靠性。
应用阶段	通常在芯片生产的功能测试环节应用。	通常在生产完成后或出货前进行。
应力条件	静态、低功耗电流检测。	高温、高电压加速测试。
测试成本	较低，需精密电流测量仪器。	较高，高应力设备及较长时间成本。
效果	补充功能测试覆盖，发现特定缺陷。	增强产品可靠性，减少现场失效率。

两者的结合在芯片测试流程中至关重要，可以有效提高产品的质量和市场竞争力。