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约束文件SDC常用命令

article 2026/2/20 14:14:39

约束文件SDC常用命令

  • 定义时钟
create_clock -name CLK-period 2 [get_ports_clk]

告诉工具主时钟周期是2ns(频率500MHz)，从clk端口输入

  • 输入信号延迟
set_input_delay 0.5 -clock CLK [get_ports data_in]

数据进芯片前，外部电路已消耗0.5ns，综合要预留这段“堵车时间”。

  • 输出信号延迟
set_output

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