基于FPGA的以太网设计（五）：ARP协议状态机实战与板级调试

1. 从仿真到上板ARP状态机调试的“最后一公里”上一篇文章我们详细拆解了ARP接收和发送模块的Verilog代码实现相信你已经对状态机的每个状态跳转和数据流处理有了清晰的认识。代码写完了仿真波形看起来也完美无缺是不是感觉大功告成了别急我当年也是这么想的结果第一次上板就栽了跟头。仿真环境是理想的时钟是完美的数据是规整的但真实的物理世界充满了“惊喜”信号毛刺、时序违例、地址不匹配、数据错位……这些问题在仿真里可能根本发现不了。所以从“看起来能跑”的仿真到“真的能通”的硬件中间还有一段被称为“最后一公里”的板级调试之路。这部分工作往往比写代码本身更考验一个工程师的耐心和功底。这篇文章我就结合自己踩过的坑带你走完这“最后一公里”把ARP状态机真正跑在FPGA开发板上并和电脑成功“握手”。调试的核心思路其实很简单就是“对比”和“观察”。我们要对比FPGA发出的数据包和标准协议是否一致也要观察FPGA接收到的数据包是否被正确解析。这里Wireshark将成为我们最得力的助手它就像一台网络协议分析仪能让我们清晰地看到线路上每一个比特的来龙去脉。而FPGA内部的逻辑分析仪ILA或者我们自己在代码里添加的调试信号则能让我们洞察状态机内部的运转细节。当Wireshark抓到的包和ILA看到的内部状态对不上时问题往往就藏在那里。我们接下来的所有工作都将围绕如何建立这种“内外联动”的调试能力展开。2. 仿真波形深度解读看懂状态机的“心电图”在插上网线之前我们必须确保仿真波形是绝对可靠的。很多人看仿真波形只关心最终结果对不对却忽略了状态跳转过程中的细节而这些细节往往是上板失败的元凶。2.1 接收状态机波形分析精准捕捉每一个节拍我们回顾一下接收状态机的几个关键状态IDLE、PREAMBLE、ETH_HEAD、ARP_DATA、RX_DONE。在仿真中我们不能只看状态名变了更要看变化的条件和伴随的数据是否严丝合缝。首先看IDLE到PREAMBLE的跳转。条件是在gmii_rx_dv有效时检测到第一个8‘h55。在波形里你需要放大看确保gmii_rxd在gmii_rx_dv为高的第一个时钟沿上的的确确是0x55。我遇到过因为测试平台数据对齐问题导致第一个有效数据其实是0x00状态机永远卡在IDLE的情况。进入PREAMBLE状态后核心是计数器cnt和连续7个0x55以及一个0xd5的检测。这里最容易出错的点是计数器清零时机。我们的代码逻辑是在cnt计到6时判断当前数据是否为0xd5。在波形里你需要盯着cnt的值看它是否从0累加到6并且在cnt6的那个时钟周期gmii_rxd是否同步变成了0xd5。同时要检查在cnt6的每个周期gmii_rxd是否都是0x55任何一个不是error_flag都应该被拉高状态机跳转到RX_DONE。这个错误处理机制在仿真中一定要触发测试一下否则上板遇到损坏的前导码模块可能直接挂死。ETH_HEAD状态是地址和类型匹配的关键。这里要分步验证目的MAC地址匹配代码中会判断目的MAC是否是开发板MAC (BOARD_MAC) 或广播地址 (48‘hff_ff_ff_ff_ff_ff)。在波形里找到des_mac_t这个寄存器看它在cnt为0到5的6个周期里是否正确地拼接了输入的6字节MAC地址。然后在cnt6的时钟沿后观察error_flag是否因为地址不匹配而被置位如果测试用例故意给一个错误的MAC。以太网类型匹配cnt在12和13时分别捕获以太网类型的高字节和低字节并拼接为eth_type。在cnt13的周期结束时要立即判断eth_type是否为0x0806(ARP)。在波形中你需要确保这个比较是发生在正确的时钟沿并且比较结果正确驱动了state_en或error_flag。ARP_DATA状态是信息提取的核心。操作码 (op_data)、源MAC (src_mac_t)、源IP (src_ip_t)、目的IP (des_ip_t) 都在这里被捕获。调试时我习惯在波形窗口把这些信号都加进来然后对照测试平台发送的ARP数据包原始字节流一个字节一个字节地核对。特别要注意的是字节序。网络传输是大端序即高字节在前。我们的代码{src_mac_t[39:0], gmii_rxd}这种拼接方式相当于把新来的低字节 (gmii_rxd) 放在寄存器的低位后续来的字节依次向高位移动这符合大端序的接收逻辑。但如果你在仿真里看到的数据顺序是反的那一定是拼接逻辑出了问题。2.2 发送状态机波形分析确保数据“原样复刻”发送状态机的仿真相对直观因为数据是我们自己构造的。但重点在于数据构造的完整性和时序的精确性。首先检查preamble和SFD的发送。在PREAMBLE状态cnt从0到6应该依次输出7个0x55cnt7时输出0xd5。波形上要看到gmii_tx_en在进入PREAMBLE状态时就拉高并且持续到整个帧发送完毕。其次在ETH_HEAD和ARP_DATA状态除了看gmii_txd的输出一定要同时观察crc_en信号。CRC计算应该在数据帧开始即目的MAC地址的第一个字节时启动并在数据字段结束前停止。我们的代码在ETH_HEAD状态一开始就拉高了crc_en这是正确的。你需要确认在发送填充字段ARP_DATA状态中data_cnt 27后的8‘d0时crc_en是否依然有效通常是的因为填充字段也是数据的一部分需要参与CRC计算。最后CRC校验值的发送是容易出错的地方。CRC计算模块通常输出32位的校验和。我们的代码分4个时钟周期发送顺序是crc_next取反、crc_data[23:16]取反、crc_data[15:8]取反、crc_data[7:0]取反。这个顺序取决于CRC模块的输出格式和以太网帧的传输约定小端序。你必须对照CRC生成模块的文档或代码确认这个拼接和取反顺序是正确的。一个简单的验证方法是用Wireshark抓取仿真器通过虚拟网卡发出的包如果仿真环境支持看Wireshark是否认为该帧的CRC正确。或者在仿真中将发送模块输出的完整字节流包括CRC导入到一个软件CRC计算器中看结果是否为预定的固定值如全0或全1取决于算法。注意仿真中我们可以用$display语句在控制台打印出每个状态跳转的时刻和关键数据这比单纯看波形更高效。例如在arp_rx_done拉高时打印出解析到的源IP和MAC与发送端对比。3. 板级调试实战Wireshark抓包与问题定位仿真通过后就可以激动人心地上板调试了。这里我们以常见的FPGA开发板如Zynq、Cyclone V等通过RGMII/GMII接口连接PHY芯片再通过网线连接电脑为例。3.1 硬件连接与初始配置首先确保硬件连接正确。网线要插好开发板的以太网PHY芯片可能需要通过MDIO接口进行初始化配置例如设置工作模式10/100/1000M、双工模式、自协商等。这部分代码通常由另一个模块如MAC控制器或PHY配置模块完成确保在ARP模块开始工作前PHY已经链路同步link up。你可以通过查看PHY芯片的状态寄存器或直接观察开发板上的网口指示灯来判断。接下来在电脑端配置一个和FPGA设计在同一网段的静态IP地址。例如我们的FPGA代码中BOARD_IP是192.168.1.10那么电脑可以设置为192.168.1.100子网掩码255.255.255.0。关闭电脑的防火墙避免其丢弃ARP包。然后打开Wireshark选择连接开发板的那个物理网络接口比如“以太网”或“本地连接”开始抓包。为了减少干扰可以设置一个捕获过滤器例如arp这样只显示ARP协议的数据包。3.2 发送ARP请求并分析抓包让FPGA发送一个ARP请求包。通常我们可以通过一个按键触发或者上电后自动发送。在代码里将arp_tx_en拉高arp_tx_type设为0请求des_ip设为电脑的IP (192.168.1.100)des_mac设为广播地址 (48‘hff_ff_ff_ff_ff_ff)。按下按键后你应该立即在Wireshark中看到一个ARP请求包。点开它逐层展开分析以太网帧头目的MAC应该是ff:ff:ff:ff:ff:ff源MAC应该是你代码中设置的BOARD_MAC(例如00:11:22:33:44:55)类型字段应为0x0806。ARP数据部分硬件类型应为0x0001(以太网)。协议类型应为0x0800(IPv4)。硬件地址长度0x06。协议地址长度0x04。操作码0x0001(请求)。发送端MAC和IP应与帧头中的源MAC以及BOARD_IP(192.168.1.10) 一致。目标端MAC应为全零 (00:00:00:00:00:00)因为这是请求。目标端IP应为192.168.1.100。如果Wireshark解析出的任何字段与预期不符或者直接显示“Malformed Packet”畸形包那问题就来了。常见问题一字节顺序错误。如果你发现Wireshark中显示的MAC地址或IP地址的数字顺序是反的比如代码设的MAC是00:11:22:33:44:55Wireshark显示为55:44:33:22:11:00那说明你在组包发送时字节序弄反了。回忆一下发送代码eth_head[0] DES_MAC[47:40];这是取最高8位先发送是正确的网络字节序大端。请检查你赋值给DES_MAC常量的格式是否正确。常见问题二长度不足。以太网帧最小长度为64字节含CRC。ARP数据包只有28字节加上以太网帧头14字节和CRC 4字节总共46字节还差18字节。因此需要填充Padding至46字节的数据字段。我们的代码在ARP_DATA状态当data_cnt 27后发送8‘d0进行填充。在Wireshark中你可以看到数据链路层显示的长度是60字节1446或者直接看底层hex dump在ARP数据后应该跟着一堆0x00直到帧长度满足要求。如果填充长度不对可能导致某些严格的交换机或网卡丢弃该帧。3.3 接收ARP应答与状态机验证当电脑收到ARP请求后它会回复一个ARP应答。这个应答包就是我们测试接收状态机的绝佳样本。在Wireshark中你应该能看到紧接着请求包有一个来自电脑IP (192.168.1.100) 的ARP应答包其目标MAC地址是你的FPGA MAC (00:11:22:33:44:55)操作码为0x0002。此时我们需要验证FPGA是否正确地接收并解析了这个包。仅仅在Wireshark里看到应答包还不够必须确认FPGA内部收到了。有几种方法ILA抓取内部信号将arp_rx_done、arp_rx_type、src_mac、src_ip等关键信号添加到ILA核中触发捕获。当arp_rx_done出现上升沿时查看捕获到的src_ip是否等于192.168.1.100src_mac是否等于电脑网卡的MAC地址arp_rx_type是否为1应答。这是最直接的证据。利用LED或串口打印如果ILA使用不便可以在arp_rx_done有效时将解析出的IP地址的低8位例如src_ip[7:0]赋值给LED灯显示或者通过UART发送到串口助手。看到LED显示100(即0x64)或者串口收到对应的数据就证明接收解析成功。触发一个反向操作设计一个简单的逻辑当收到一个合法的ARP应答后让FPGA再发送一个特殊的ICMP echo请求Ping或者另一个ARP包。如果在Wireshark中看到了这个由接收成功触发的后续数据包那也间接证明了接收通路是通的。调试中遇到的典型问题收不到任何包首先检查物理链路网线、指示灯。其次用Wireshark确认电脑确实发出了应答包。如果电脑没发检查电脑IP配置和防火墙。如果电脑发了但FPGA没反应问题可能在FPGA的接收路径上。用ILA检查gmii_rx_dv和gmii_rxd信号看PHY是否给FPGA送来了数据。如果没有可能是MAC/PHY的接口时序或配置问题。能收到包但解析错误ILA显示arp_rx_done没拉高或者error_flag被拉高了。这就回到仿真波形分析的那一套检查状态机跳转条件。重点检查目的IP地址匹配逻辑 (des_ip_t BOARD_IP)以及操作码判断逻辑 (op_data 16‘d1或2)。很可能是比较的时机不对或者数据还没稳定时就进行了比较。4. 高级调试技巧与常见坑点排查当基本收发功能调通后我们还需要让模块更健壮应对一些边界和异常情况。4.1 利用Wireshark过滤器进行精准调试Wireshark的显示过滤器和捕获过滤器功能强大。除了基本的arp过滤器还可以组合使用arp.src.hw_mac 00:11:22:33:44:55只看源MAC是FPGA的包。arp.dst.proto_ipv4 192.168.1.10只看目标IP是FPGA的包。!(arp)排除所有ARP包用来检查是否有其他干扰流量如IPv6的邻居发现协议。在调试接收时如果怀疑FPGA发送的请求包格式不对导致电脑不回应你可以先用一个已知正常的设备比如另一台电脑模拟FPGA发送ARP请求。用ScapyPython库可以轻松构造任意内容的ARP包发送到网络上然后用Wireshark捕获对比和你FPGA发出的包有何不同。4.2 地址匹配逻辑的边界情况处理我们的接收代码中目的MAC地址的判断条件是(des_mac_t ! BOARD_MAC) (des_mac_t ! 48‘hff_ff_ff_ff_ff_ff)时报错。这意味着我们只接受发给本机MAC或广播MAC的ARP包。这在实际中大部分情况没问题。但考虑一个场景网络中存在网关或代理ARP。网关可能会代表其他子网的主机回应ARP请求这时目的MAC可能是网关自己的MAC而不是广播地址。如果你的FPGA需要与不同子网的主机通信这个逻辑就需要修改或者更简单只依赖目的IP地址进行匹配而忽略目的MAC在以太网帧头已经过滤了非本机/广播MAC的前提下。这是一个设计上的权衡取决于你的具体应用场景。4.3 时序收敛与跨时钟域问题这是一个在高速如千兆以太网125MHz时钟下更容易暴露的问题。我们的状态机通常运行在gmii_rx_clk或gmii_tx_clk下这些时钟来自PHY芯片与FPGA内部的系统时钟可能是异步的。发送路径如果arp_tx_en等控制信号来自其他时钟域如一个低速的按键消抖电路那么必须进行跨时钟域同步如打两拍否则可能导致发送状态机误触发发送出残缺的包。我们的示例代码中posedge_arp_tx_en的检测就用了打拍的方式但这仅适用于arp_tx_en与clk同源且满足时序的情况。如果不同源则需要更严格的同步器。接收路径解析出的src_mac、src_ip等信息如果要被其他模块如ARP缓存表管理模块使用这些信号从gmii_rx_clk域传递到系统时钟域时也必须进行同步处理通常使用异步FIFO或握手协议。在调试时如果出现偶尔丢包、解析出错等看似随机的问题在排除软件原因后就要重点怀疑时序问题。可以使用时序分析工具检查建立/保持时间是否满足并在硬件上尝试降低PHY的速率如从1000M降为100M看问题是否消失来辅助判断。4.4 资源优化与代码健壮性对于简单的ARP模块资源消耗不是大问题。但如果你在一个资源紧张的FPGA上集成复杂功能可以考虑一些优化状态机编码示例中使用独热码one-hot每个状态一个bit。对于状态数少的情况二进制编码可能更省资源。数据存储示例中发送模块用了多个数组 (preamble,eth_head,arp_data) 来存储常量。如果ROM资源紧张可以用查找表LUT逻辑实时生成或者用case语句。错误恢复示例中一旦error_flag置位就跳转到RX_DONE然后回到IDLE。这是一种简单的重置。更健壮的设计可能需要在RX_DONE状态等待当前帧的gmii_rx_dv信号结束变为低以确保错帧的残余数据不会影响下一帧的接收。可以添加一个计数器在error_flag有效后持续忽略输入数据直到gmii_rx_dv变低再回到IDLE。板级调试的过程就是一个不断假设、验证、修正的过程。最让我印象深刻的一次调试是抓包一切正常但FPGA就是解析不出源IP。最后用ILA看发现src_ip_t寄存器在拼接第四个字节时数据总是错位。原来是状态机里cnt计数器在某个条件下提前被清零了导致字节计数错误。这个bug在仿真中因为测试序列过于“标准”而没暴露出来。所以多构造一些异常、随机、边界的测试向量进行仿真能极大减少上板后的调试时间。当你看到Wireshark中清晰地出现FPGA发出的请求和收到的应答并且ILA里状态机流转自如、数据准确无误时那种成就感就是硬件工程师独有的快乐。