20Hz低频数字载波在AM混合传输中的工程应用

1. 项目概述2021年全国大学生电子设计竞赛山东省赛区E题“数字-模拟信号混合传输收发机”是一道典型的高频通信系统综合设计题目。其核心挑战不在于单一模块的实现而在于如何在严格的物理约束下完成多域信号的协同处理信道带宽≤25kHz以-40dB带宽为判据、载波频率20~30MHz可调、单电源电池供电、低功耗要求以及最关键的——数字信号与语音模拟信号必须在同一射频信道内完成无干扰混合传输与精确分离。本项目由绿波电龙队完成最终获得全国二等奖。其技术路线摒弃了复杂的数字调制如QAM或时分复用方案转而采用一种工程上高度务实的低频数字载波AM频分复用架构。该方案将四位十进制数字编码为一个20Hz基频的方波序列使其频谱能量集中于极低频段20Hz及其奇次谐波从而与50Hz~10kHz语音信号形成天然的频域隔离。这一选择虽牺牲了数字传输速率却从根本上规避了高阶滤波器设计、谐波带宽超标、解调同步复杂等高频系统常见陷阱体现了嵌入式硬件工程师对“约束条件优先”设计哲学的深刻理解。本文将从系统级设计思想出发逐层剖析发射端信号合成、射频调制、接收端包络检波、频带分离及数字解码等关键环节的硬件实现细节与软件协同逻辑重点阐释每一个电路参数、器件选型和算法决策背后的工程动因为同类高频混合信号传输系统的设计提供可复现、可推演的技术参考。2. 系统架构与设计思想2.1 整体信号流与功能划分系统严格遵循“发送端→无线信道→接收端”的单向链路模型其信号处理流程如图1所示此处为文字描述实际应用中可配原理框图发送端 [四位BCD数字] → [20Hz方波编码器] → [加法器] ← [语音信号(50Hz-10kHz)] ↓ [AD835模拟乘法器] ↓ [25MHz载波] → [AM调制输出] → [天线辐射] 接收端 [天线接收] → [VCA821可变增益放大] → [包络检波(肖特基二极管)] ↓ [加法器输出波形复原] ↓ [高通滤波(25Hz)] → [语音信号] → [示波器观测] [低通滤波(50Hz)] → [20Hz数字信号] → [ADC采样→阈值判决→BCD解码→数码管显示]该架构的核心创新点在于将数字信号视为一个超低频“控制信号”而非传统意义上的“数据信号”。20Hz的周期50ms/周期远大于语音信号的瞬时变化尺度使得接收端可以将整个包络波形视为“慢变的模拟背景”与“快变的数字脉冲”的叠加。这种尺度分离是后续通过简单无源RC滤波即可实现高保真分离的物理基础。2.2 关键设计决策的工程溯源1为何选择20Hz作为数字载波赛题明确要求信道带宽≤25kHz。若采用常规的FSK或ASK方案数字信号的基频需远高于语音上限10kHz才能便于滤波分离但其谐波将迅速扩展至数十kHz难以满足-40dB带宽约束。团队通过频谱分析发现20Hz方波的三次谐波为60Hz五次谐波为100Hz均位于语音信号的最低频段50Hz之内。虽然这会带来50~100Hz语音的轻微谐波干扰但该频段本身语音能量较弱且属于发挥部分要求故在保证主体功能基本要求的前提下主动将此干扰列为可接受的、有明确优化路径的次要矛盾。这是一种典型的“主次矛盾分级处理”工程策略。2为何放弃时分复用TDMTDM方案看似逻辑清晰但其实现复杂度被严重低估。语音信号非纯正弦其频谱连续且动态变化要实现无失真采集与重建需满足奈奎斯特采样定理即ADC采样率至少20kHz以上且DAC重建需同等速率。在2021年竞赛环境下使用STM32F103系列MCU主频72MHz实现20kHz实时ADC-DAC闭环其DMA配置、中断响应、数据搬运的时序裕量极小极易引入相位抖动与幅度失真。相比之下20Hz AM方案仅需对包络进行低速ADC采样≥200Hz即可计算量降低两个数量级可靠性大幅提升。3为何坚持AM调制而非SSB单边带SSB调制虽能极致压缩带宽但其实现依赖于高Q值晶体滤波器或复杂相移网络对元件一致性、温漂、PCB布局敏感调试周期长。而本方案中20Hz数字信号的加入使已调信号的频谱重心并未显著偏离载波其-40dB带宽主要由语音信号的10kHz带宽决定2×10kHz20kHz已天然满足25kHz约束。因此采用结构最简、稳定性最高的普通AM调制是“够用即止”原则的完美体现。3. 发射端硬件设计详解3.1 信号合成与预处理电路发射端的核心是将幅度、电平、时序迥异的两路信号——3.3V逻辑电平的20Hz方波与峰峰值约1V的语音模拟信号——进行无失真叠加。直接相加会导致方波过驱动运放造成削顶失真。因此设计了两级精密调理电路第一级数字信号缩放与偏置采用反相放大器U1A, LM358将3.3V方波衰减至±0.5V范围增益设定为Rf/Rin 0.5/3.3 ≈ 0.15。随后通过电阻分压网络Rbias1, Rbias2叠加1.5V直流偏置使信号摆幅变为1.0V ~ 2.0V确保其始终为正值为后续乘法器提供合适的输入共模电压。第二级模拟信号缓冲与加法语音信号经电压跟随器U1B隔离避免前级话筒或音频源的输出阻抗影响。两路信号送入同相加法器U2A其输出Vout Vvoice Vdigital_bias。该电路的关键在于Vdigital_bias的直流分量被精确设置为语音信号的平均值约1.5V使得加法器输出的直流工作点稳定在2.5V左右为AD835乘法器的本振输入提供最佳线性区。3.2 AM调制与射频输出调制器选用AD835——一款经典的四象限模拟乘法器其内部结构决定了它能天然实现AM调制Vout k * (Vx * Vy)。在此设计中Vx输入为加法器输出的复合基带信号Vvoice Vdigital_biasVy输入为DDSAD9959产生的纯净25MHz正弦载波峰峰值设定为1V±0.5V严格匹配AD835对本振输入的幅度要求±1Vk为芯片固有比例系数1/10 V⁻¹故理论输出为Vout 0.1 * (Vvoice Vdigital_bias) * Vcarrier。该表达式清晰揭示了AM的本质载波的幅度包络被基带信号线性控制。当Vdigital_bias为常数时Vvoice控制包络的快速起伏当Vvoice为零静音时Vdigital_bias则控制包络的缓慢升降形成20Hz的“数字脉冲”。调制深度控制通过调节Vdigital_bias的幅值可精确控制数字信号对载波的调制深度。实测表明将Vdigital_bias峰峰值设定为0.5V即调制深度≈50%既能保证数字信号在接收端有足够信噪比又能避免过调制导致的包络失真。3.3 电源与功耗管理系统采用单节18650锂电池标称3.7V供电面临两大挑战一是为AD835、AD9959等器件提供±5V双电源二是抑制DC-DC开关噪声对高频射频链路的干扰。解决方案前级稳压使用TPS5430降压配合LM317/LM337线性稳压构成“开关线性”两级架构。TPS5430负责高效地将3.7V降至5.5V再由LM317/LM337进行精细稳压生成纹波极低的±5V。线性稳压器的“噪声吞噬”特性有效滤除了开关电源的高频毛刺。功耗优化尽管最终整机功耗约为3W但设计中已预留了深度优化接口。例如AD9959的REFCLK可由MCU的低功耗时钟源驱动AD835的VPOS/VNEG引脚可通过MOSFET受控启停所有非关键模拟电路如语音前置放大均设计有使能端。这些设计为赛后进一步将功耗降至百毫瓦级奠定了硬件基础。4. 接收端硬件设计详解4.1 射频接收与包络检波接收链路的首要任务是将微弱的射频信号通常100μV从强电磁干扰尤其是50Hz工频中提取出来并不失真地还原其包络。前端选频与放大天线采用1m漆包线绕制的简易LC谐振回路中心频率通过并联可调电容1~10pF粗略设定在25MHz附近。该无源选频网络虽Q值不高但足以衰减远离25MHz的带外干扰。由于缺乏专用的25MHz低噪声放大器LNA设计采用VCA821——一款宽带压控增益放大器DC-2.7GHz。其增益由外部电压控制且在100MHz以下具有极佳的50Hz工频抑制能力60dB完美替代了传统LNA的功能。包络检波采用无源肖特基二极管如BAT54检波方案。其正向导通压降低≈0.2V、结电容小、响应速度快非常适合25MHz载波。检波后的RC低通滤波器R10kΩ, C1nF, fc≈16kHz时间常数需精心选择过大则无法跟踪20Hz数字信号的快速跳变过小则无法充分滤除25MHz载波残余导致ADC采样噪声增大。16kHz的截止频率在语音保真与数字边沿清晰度之间取得了最佳平衡。4.2 频带分离与信号恢复检波器输出的复合波形其频谱包含三个主要成分0~10kHz语音、20Hz数字基频及其谐波60Hz, 100Hz...。分离的关键在于构建两个互不重叠的滤波通道。语音通道高通采用一阶无源高通滤波器C1μF, R3.3kΩ, fc≈48Hz其-3dB点略低于语音下限50Hz确保语音信号无衰减通过。后级接运放U3A进行缓冲与幅度调整驱动示波器探头。数字通道低通采用一阶无源低通滤波器R10kΩ, C1μF, fc≈16Hz其-3dB点略高于数字基频20Hz以保留20Hz方波的上升/下降沿陡峭度同时强力衰减60Hz及以上所有谐波与语音成分。此处的RC值选择是工程经验的结晶若C增大则fc降低虽能更好滤除60Hz但20Hz方波的边沿将严重拖尾导致ADC判决困难若C减小则fc升高60Hz干扰增强。1μF是一个经过实测验证的折中值。4.3 数字信号调理与ADC接口经低通滤波后的数字信号仍含有微弱的语音残留和高频噪声。为提升ADC判决的鲁棒性设计了两级调理自动增益控制AGC使用AD603U4构成闭环AGC电路。其控制电压由ADC采样结果经MCU软件计算得出动态调整放大器增益确保无论语音音量大小数字信号的峰峰值始终稳定在MCU ADC的满量程3.3V附近。施密特触发整形采用LM393比较器U5构成迟滞比较器将模拟化的20Hz波形整形为标准的TTL电平方波。其迟滞电压约0.2V有效消除了噪声引起的误翻转。最终整形后的方波接入STM32F103的PA1引脚由高优先级定时器中断TIM2, 200Hz采样率进行精确采样为软件解码提供干净、同步的数据源。5. 软件系统设计与实现5.1 发射端软件逻辑软件运行于STM32F103平台核心是协调人机交互、数字编码与定时输出。其主程序流程如下// 全局变量定义 #define CODE_FREQ 20 // 数字信号基频 (Hz) #define TIMER_PERIOD (72000000 / (CODE_FREQ * 2)) // 定时器重装载值 (20Hz方波每半周期中断) volatile uint8_t digit_code[4] {0, 1, 0, 1}; // 默认码 volatile uint8_t code_index 0; volatile uint8_t send_flag 0; // 定时器中断服务程序 (TIM2_IRQHandler) void TIM2_IRQHandler(void) { if (TIM_GetITStatus(TIM2, TIM_IT_Update) ! RESET) { TIM_ClearITPendingBit(TIM2, TIM_IT_Update); // 产生20Hz方波每25ms翻转一次IO GPIO_WriteBit(GPIOC, GPIO_Pin_8, (BitAction)(1 - GPIO_ReadOutputDataBit(GPIOC, GPIO_Pin_8))); } } // 主循环 int main(void) { SystemInit(); RCC_Configuration(); GPIO_Configuration(); TIM2_Configuration(); // 配置为200Hz更新中断用于方波 // 初始化OLED显示 OLED_Init(); while(1) { Key_Scan(); // 扫描按键 if(key_pressed KEY_CENTER) { if(send_flag 0) { // 进入编辑模式 Edit_Digit_Code(); send_flag 1; } else { // 停止发送 TIM_Cmd(TIM2, DISABLE); send_flag 0; OLED_ShowString(0, 2, STOP ); } } if(send_flag 1) { // 发送定位帧 00001111 4位BCD Send_Preamble_And_Code(); TIM_Cmd(TIM2, ENABLE); // 启动定时器开始输出方波 OLED_ShowString(0, 2, SENDING); } } }关键设计点高优先级中断保障时序20Hz方波的生成完全由硬件定时器中断驱动不受主循环中OLED刷新、按键扫描等耗时操作影响确保了数字信号的绝对频率精度。定位帧机制在4位BCD码前插入8位固定“00001111”序列为接收端提供明确的帧同步起点极大简化了软件解码的起始判断逻辑。5.2 接收端软件逻辑接收端软件的核心挑战是在模拟信号幅度动态变化的背景下实现数字信号的自适应判决。其算法流程如下// 自适应阈值计算函数 uint16_t Auto_Threshold(void) { uint32_t sum_max 0, sum_min 0; uint16_t max_val 0, min_val 0; uint16_t adc_buf[100]; // 采集100个ADC样本 for(uint8_t i0; i100; i) { adc_buf[i] Get_ADC_Value(ADC_Channel_1); // PA1 if(adc_buf[i] max_val) max_val adc_buf[i]; if(adc_buf[i] min_val) min_val adc_buf[i]; } // 剔除最大/最小各5个异常值求剩余90个的平均值 for(uint8_t i5; i95; i) { sum_max adc_buf[i]; sum_min adc_buf[i]; } return (sum_max sum_min) / (2 * 90); // 返回中值作为判决阈值 } // 数字解码主循环 void Decode_Digit(void) { static uint16_t threshold 2048; // 初始阈值 (3.3V/2) static uint8_t bit_cnt 0; static uint16_t code_word 0; uint16_t adc_val; adc_val Get_ADC_Value(ADC_Channel_1); // 动态更新阈值开机后仅执行一次或在静音期定期执行 if(first_time_flag) { threshold Auto_Threshold(); first_time_flag 0; } // 抽样判决 if(adc_val threshold) { // 高电平记为1 code_word | (1 (15 - bit_cnt)); } else { // 低电平记为0 code_word ~(1 (15 - bit_cnt)); } bit_cnt; if(bit_cnt 16) { // 16位完整含8位定位帧4位BCD4位填充 // 解析BCD码假设定位帧后8位为4位BCD uint8_t bcd_digit (code_word 8) 0xFF; Display_On_TM1637(bcd_digit); bit_cnt 0; code_word 0; } }关键设计点鲁棒的阈值算法不采用简单的固定阈值或滑动窗口平均而是通过采集大量样本、剔除极值、求中值的方式有效抵抗了语音信号引起的包络缓慢漂移和突发噪声冲击。中断驱动的采样ADC采样同样置于高优先级定时器中断中确保采样间隔严格恒定200Hz为后续的边沿检测和位同步提供了精确的时间基准。6. BOM清单与关键器件选型依据序号器件名称型号/规格数量选型依据与工程考量1微控制器STM32F103C8T62成本低廉、外设丰富ADC、TIM、I2C、生态成熟满足所有控制与信号处理需求。2DDS信号发生器AD99591集成4通道、10-bit DAC、最高500MHz系统时钟可编程输出纯净25MHz正弦波相位噪声低。3模拟乘法器AD8351四象限、带宽250MHz、失调电压低±1mV是实现高线性度AM调制的理想器件。4可变增益放大器VCA8211宽带DC-2.7GHz、增益控制线性、50Hz抑制比高完美替代专用LNA。5包络检波二极管BAT541肖特基势垒、低VF0.2V、小结电容2pF25MHz检波效率高、失真小。6数码管驱动TM16371I2C接口、内置驱动、亮度可调、仅需2根信号线极大简化MCU引脚资源占用。7电源管理TPS5430 LM317/LM3371套“开关线性”组合兼顾效率与纹波性能满足高频电路严苛的电源噪声要求。8运算放大器LM3582双运放、成本极低、轨到轨输入适用于加法器、缓冲器等对精度要求不苛刻的场合。7. 实测性能与调试经验7.1 核心指标实测结果信道带宽使用频谱仪实测以25MHz载波为中心-40dB带宽为22.8kHz满足≤25kHz要求。数字传输时延从发送端按键确认到接收端数码管稳定显示平均耗时1.3秒远优于≤2秒的基本要求。语音保真度在50Hz~5kHz范围内THDN总谐波失真噪声3%示波器观测波形无明显失真。功耗整机静态功耗无发送为85mA3.7V满功率发送时为810mA3.7V≈3W。7.2 关键调试问题与解决问题1接收端数码管显示乱码现象在语音信号较强时数字显示频繁跳变。根因分析语音信号的大幅度包络变化导致数字信号的峰峰值波动固定阈值判决失效。解决方案实施前述的“自适应阈值”算法并将阈值更新周期设定为每次静音间隙约500ms既保证了实时性又避免了在语音活跃期进行无效更新。问题225MHz载波频率漂移现象更换不同载波频率21MHz/25MHz/29MHz后接收灵敏度差异巨大。根因分析手工绕制的LC天线Q值低且可调电容的机械稳定性差导致谐振点随温度、振动漂移。解决方案在天线输出端增加一级由SAW滤波器如Murata SFELF25M0F01构成的固定带通滤波器将接收频带强制锁定在24.5~25.5MHz彻底解决了频率选择性问题。问题320Hz数字信号边沿模糊现象低通滤波后方波上升沿时间过长ADC采样易误判。根因分析RC滤波器时间常数过大且未考虑运放输出阻抗与后级ADC输入电容的相互作用。解决方案将RC滤波器改为有源一阶低通使用LM358并增加一级射极跟随器缓冲确保了边沿陡峭度与驱动能力的统一。8. 总结与延伸思考本项目的价值不仅在于其成功实现了赛题的所有硬性指标更在于它为高频混合信号系统设计提供了一套可迁移的工程方法论以物理约束为铁律以信号尺度分离为钥匙以模块化、可测试性为基石。20Hz数字载波的选择是面对“带宽-复杂度-可靠性”三角矛盾时一次清醒而坚定的工程让渡。对于希望进一步提升本系统的工程师有两条清晰的演进路径性能深化将20Hz方波升级为ASK调制即用25MHz载波的“有/无”来代表数字“1/0”。这能从根本上消除方波谐波一举解决50~100Hz语音干扰问题且无需更改任何硬件仅需修改DDS的控制逻辑。架构升级将整个系统移植到Zynq-7000 SoC平台利用其PL端实现高速数字下变频DDC与数字滤波PS端运行Linux进行高级协议栈与人机交互。这将使系统从一个竞赛作品蜕变为一个具备商用潜力的微型SDR软件定义无线电平台。最终所有技术方案的终点都不是为了炫技而是为了在给定的物理世界里找到那条阻力最小、最可靠、最优雅的实现路径。这正是嵌入式硬件工程的魅力所在。