【Xilinx Vivado时序分析/约束系列4】FPGA开发时序分析/约束-实验工程上手实操

目录建立工程添加顶层模块1模块2添加约束文件编辑时钟约束打开布线设计代码代表的含义时序报告进行时序分析Summary包含了汇总的信息量Source Clock Path这部分是表示Tclk1的延时细节Data Path数据路径的延时往期系列博客建立工程在之前进行了时序分析的理论部分的学习接下来就开始真正在实验工程去实操看看在Vivado中时序约束以及分析是如何进行操作的同样实操也可以加深理论知识的理解理论与实际相结合。本次上手实操关于建立时间保持时间的时序分析和约束实验工程源码和工程项目在资源可以下载。新建一个实验工程命名为timing选择自己的板子的型号我这里用的是xc7a75tfgg484-2型号的板子点击创建即可。添加顶层添加一个顶层文件命名为top_ioddr将事先存在的.v文件加入即可module top_ioddr( input wire rx_clk, input wire rx_ctrl, input wire [3:0] rx_dat, //tx output wire tx_clk, output wire [3:0] tx_d, output wire tx_dv);wire rst;wire rx_clk_90;wire rx_en;wire [7:0] rx_data;reg tx_en1,tx_en2;reg [7:0] tx_data1,tx_data2;assign rst 0;assign rx_clk_90 rx_clk;always (posedge rx_clk_90 or posedge rst) beginif (rst 1b1) begintx_data1 d0;endelse if (rx_en 1b1) begintx_data1 rx_data rx_data -1;endendalways (posedge rx_clk_90 or posedge rst) beginif (rst 1b1) begintx_data2 d0;endelse if (tx_en1 1b1) begintx_data2 tx_data1 tx_data1 -5;endendalways (posedge rx_clk_90 ) begintx_en1 rx_en;endalways (posedge rx_clk_90 ) begintx_en2 tx_en1;endiddr_ctrl inst_iddr_ctrl(.rx_clk_90 (rx_clk_90),.rst (rst),.rx_dat (rx_dat),.rx_ctrl (rx_ctrl),.rx_en (rx_en),.rx_data (rx_data));oddr_ctrl inst_oddr_ctrl(.sclk (rx_clk_90),.tx_dat (tx_data2),.tx_en (tx_en2),.tx_c (rx_clk_90),.tx_data (tx_d),.tx_dv (tx_dv),.tx_clk (tx_clk));endmodule其代码的大致实现的工程就是在之前的时序文章讲到的两拍寄存器的操作类似下图的模型结构。另外同样的操作添加顶层下面的两个子模块模块1moduleoddr_ctrl( inputwiresclk, inputwire[7:0]tx_dat, inputwiretx_en, inputwiretx_c,//相移时钟 outputwire[3:0]tx_data, outputwiretx_dv, outputwiretx_clk ); ODDR #( .DDR_CLK_EDGE(SAME_EDGE), // OPPOSITE_EDGE or SAME_EDGE .INIT(1b0), // Initial value of Q: 1b0 or 1b1 .SRTYPE(ASYNC) // Set/Reset type: SYNC or ASYNC ) ODDR_DV_inst ( .Q(tx_dv), // 1-bit DDR output .C(sclk), // 1-bit clock input .CE(1b1), // 1-bit clock enable input .D1(tx_en), // 1-bit data input (positive edge) .D2(tx_en), // 1-bit data input (negative edge) .R(1b0), // 1-bit reset .S(1b0) // 1-bit set ); ODDR #( .DDR_CLK_EDGE(SAME_EDGE), // OPPOSITE_EDGE or SAME_EDGE .INIT(1b0), // Initial value of Q: 1b0 or 1b1 .SRTYPE(ASYNC) // Set/Reset type: SYNC or ASYNC ) ODDR_CLK_inst ( .Q(tx_clk), // 1-bit DDR output .C(tx_c), // 1-bit clock input .CE(1b1), // 1-bit clock enable input .D1(1b1), // 1-bit data input (positive edge) .D2(1b0), // 1-bit data input (negative edge) .R(1b0), // 1-bit reset .S(1b0) // 1-bit set ); genvar j; generate for(j0;j4;jj1) begin ODDR #( .DDR_CLK_EDGE(SAME_EDGE), // OPPOSITE_EDGE or SAME_EDGE .INIT(1b0), // Initial value of Q: 1b0 or 1b1 .SRTYPE(ASYNC) // Set/Reset type: SYNC or ASYNC ) ODDR_DATA_inst ( .Q(tx_data[j]), // 1-bit DDR output .C(sclk), // 1-bit clock input .CE(1b1), // 1-bit clock enable input .D1(tx_dat[j]), // 1-bit data input (positive edge) .D2(tx_dat[j4]), // 1-bit data input (negative edge) .R(1b0), // 1-bit reset .S(1b0) // 1-bit set ); end endgenerate endmodule模块2moduleoddr_ctrl( inputwiresclk, inputwire[7:0]tx_dat, inputwiretx_en, inputwiretx_c,//相移时钟 outputwire[3:0]tx_data, outputwiretx_dv, outputwiretx_clk ); ODDR #( .DDR_CLK_EDGE(SAME_EDGE), // OPPOSITE_EDGE or SAME_EDGE .INIT(1b0), // Initial value of Q: 1b0 or 1b1 .SRTYPE(ASYNC) // Set/Reset type: SYNC or ASYNC ) ODDR_DV_inst ( .Q(tx_dv), // 1-bit DDR output .C(sclk), // 1-bit clock input .CE(1b1), // 1-bit clock enable input .D1(tx_en), // 1-bit data input (positive edge) .D2(tx_en), // 1-bit data input (negative edge) .R(1b0), // 1-bit reset .S(1b0) // 1-bit set ); ODDR #( .DDR_CLK_EDGE(SAME_EDGE), // OPPOSITE_EDGE or SAME_EDGE .INIT(1b0), // Initial value of Q: 1b0 or 1b1 .SRTYPE(ASYNC) // Set/Reset type: SYNC or ASYNC ) ODDR_CLK_inst ( .Q(tx_clk), // 1-bit DDR output .C(tx_c), // 1-bit clock input .CE(1b1), // 1-bit clock enable input .D1(1b1), // 1-bit data input (positive edge) .D2(1b0), // 1-bit data input (negative edge) .R(1b0), // 1-bit reset .S(1b0) // 1-bit set ); genvar j; generate for(j0;j4;jj1) begin ODDR #( .DDR_CLK_EDGE(SAME_EDGE), // OPPOSITE_EDGE or SAME_EDGE .INIT(1b0), // Initial value of Q: 1b0 or 1b1 .SRTYPE(ASYNC) // Set/Reset type: SYNC or ASYNC ) ODDR_DATA_inst ( .Q(tx_data[j]), // 1-bit DDR output .C(sclk), // 1-bit clock input .CE(1b1), // 1-bit clock enable input .D1(tx_dat[j]), // 1-bit data input (positive edge) .D2(tx_dat[j4]), // 1-bit data input (negative edge) .R(1b0), // 1-bit reset .S(1b0) // 1-bit set ); end endgenerate endmodule最终得到的设计层如下图模块的命名可以自己定。添加约束文件点击加号添加constrains文件约束代码如下不同板子的管脚以及电压可能不一样看原理图就可以分配管脚、电压。set_property IOSTANDARD LVCMOS33 [get_ports rx_clk]set_property PACKAGE_PIN J19 [get_ports rx_clk]set_property PACKAGE_PIN H22 [get_ports rx_ctrl]set_property IOSTANDARD LVCMOS33 [get_ports rx_ctrl]set_property PACKAGE_PIN K22 [get_ports {rx_dat[0]}]set_property PACKAGE_PIN K21 [get_ports {rx_dat[1]}]set_property PACKAGE_PIN J22 [get_ports {rx_dat[2]}]set_property PACKAGE_PIN J20 [get_ports {rx_dat[3]}]set_property IOSTANDARD LVCMOS33 [get_ports {rx_dat[3]}]set_property IOSTANDARD LVCMOS33 [get_ports {rx_dat[2]}]set_property IOSTANDARD LVCMOS33 [get_ports {rx_dat[1]}]set_property IOSTANDARD LVCMOS33 [get_ports {rx_dat[0]}]set_property PACKAGE_PIN M18 [get_ports tx_dv]set_property IOSTANDARD LVCMOS33 [get_ports tx_dv]set_property PACKAGE_PIN K18 [get_ports tx_clk]set_property IOSTANDARD LVCMOS33 [get_ports tx_clk]set_property PACKAGE_PIN M22 [get_ports {tx_d[0]}]set_property PACKAGE_PIN L18 [get_ports {tx_d[1]}]set_property PACKAGE_PIN L19 [get_ports {tx_d[2]}]set_property PACKAGE_PIN L20 [get_ports {tx_d[3]}]set_property IOSTANDARD LVCMOS33 [get_ports {tx_d[3]}]set_property IOSTANDARD LVCMOS33 [get_ports {tx_d[2]}]set_property IOSTANDARD LVCMOS33 [get_ports {tx_d[1]}]set_property IOSTANDARD LVCMOS33 [get_ports {tx_d[0]}]点击左侧菜单栏的布局布线由于工会曾比较小大概三分钟左右就可以完成。编辑时钟约束打开布线设计然后点击编辑时序约束添加我们所想要的时序约束在clock中选择创建时钟注意如果时钟由PLL生成这里就不需要添加时钟的约束因为它会自动生成约束双击打开create clock添加一个周期为8ns的时钟令其一开始就为高电平如下图设置设置完点击ok即可。时钟命名完成后选择它所对应的时钟再点击set最后ctrls保存即可。这时候再打开xdc文件就可以看到多出一行约束代码这条约束就是刚刚设置的时钟约束。代码代表的含义创建一个名为rx_clk的时钟周期为8ns再0ns时刻为上升沿再4ns时刻为下降沿此时钟约束对应名为rx_clk的端口。并且由于约束文件发生了变化因此需要重新生成比特流文件然后重新打开此界面。set_property IOSTANDARD LVCMOS33 [get_ports rx_clk]set_property PACKAGE_PIN J19 [get_ports rx_clk]set_property PACKAGE_PIN H22 [get_ports rx_ctrl]set_property IOSTANDARD LVCMOS33 [get_ports rx_ctrl]set_property PACKAGE_PIN K22 [get_ports {rx_dat[0]}]set_property PACKAGE_PIN K21 [get_ports {rx_dat[1]}]set_property PACKAGE_PIN J22 [get_ports {rx_dat[2]}]set_property PACKAGE_PIN J20 [get_ports {rx_dat[3]}]set_property IOSTANDARD LVCMOS33 [get_ports {rx_dat[3]}]set_property IOSTANDARD LVCMOS33 [get_ports {rx_dat[2]}]set_property IOSTANDARD LVCMOS33 [get_ports {rx_dat[1]}]set_property IOSTANDARD LVCMOS33 [get_ports {rx_dat[0]}]set_property PACKAGE_PIN M18 [get_ports tx_dv]set_property IOSTANDARD LVCMOS33 [get_ports tx_dv]set_property PACKAGE_PIN K18 [get_ports tx_clk]set_property IOSTANDARD LVCMOS33 [get_ports tx_clk]set_property PACKAGE_PIN M22 [get_ports {tx_d[0]}]set_property PACKAGE_PIN L18 [get_ports {tx_d[1]}]set_property PACKAGE_PIN L19 [get_ports {tx_d[2]}]set_property PACKAGE_PIN L20 [get_ports {tx_d[3]}]set_property IOSTANDARD LVCMOS33 [get_ports {tx_d[3]}]set_property IOSTANDARD LVCMOS33 [get_ports {tx_d[2]}]set_property IOSTANDARD LVCMOS33 [get_ports {tx_d[1]}]set_property IOSTANDARD LVCMOS33 [get_ports {tx_d[0]}]create_clock -period 8.000 -name rx_clk -waveform {0.000 4.000} [get_ports rx_clk]时序报告点击report timing可以打印时序报告选择100条路径每条路径设置一个结点点击ok这时候就会有时序的报告slack表示建立时间的余量level逻辑延时等级这里1就表示你可能在语句中加了if条件语句、case语句等逻辑语句fanout表示从这一点连接到了几个目的端点fanout 1就表示连接了1个目的端点from to表示是哪两者之间的时序以及后面的有总的延时、逻辑延时等等双击点开想要看的路径细节这里点开路径42为例进行时序分析对应着数据和时钟的时序图以及两级寄存器分析。Summary包含了汇总的信息量Source Clock Path这部分是表示Tclk1的延时细节从时钟的上升沿clock rx_clk rise edge到rx_clk_IBUF_inst/I 这部分表示从源时钟到IBUF走过的延时每一路时钟都须经过IBUFIBUF起到缓冲的作用增加时钟的驱动力从时序报告里看这部分是没有延时的。rx_clk_IBUF_inst/I -rx_clk_IBUF_inst/O从IBUF的输入到输出这部分是有延时的延时是1.416ns。rx_clk_IBUF_inst/O -rx_clk_IBUF这部分就是从IBUF的输出到rx_clk_IBUF部分的net也就是布线延迟延时是1.709。rx_clk_IBUF_BUFG_inst/I -rx_clk_IBUF_BUFG_inst/O从BUFG输入到输出的延时。最后的net布线延时1.422ns。这些一起加起来的延时总和就是Tclk1的延时时间。Data Path数据路径的延时Prop fdre C Q这部分是时钟端到寄存器的Q端也就是Tco这部分的延时是0.348ns。netPCB布线延时0.658ns。加上之前的Tck1这部分总和延时就是数据到达的时间总和。Destination Clock Path数据所被要求到达的时间。clock rx_clk rise edge一个时钟周期的延时8ns。rx_clk_IBUF_inst/I -rx_clk_IBUF_inst/O从IBUF的输入到输出这部分是有延时的延时是1.350ns。net布线延时1.620ns。rx_clk_IBUF_BUFG_inst/I -rx_clk_IBUF_BUFG_inst/O从BUFG输入到输出的延时0.077ns。net布线延时1.304ns。clock pessimism时钟的悲观度可以看到上面的建立时间余量的公式为了能在最糟糕的情况下建立时间能够满足我们就让Tclk1尽可能的大Tclk2尽可能的小这样setup slack就会处于最小值如果在此时最坏的情况下都能够满足建立时间按的要求那么在其他任何情况下都能够满足要求。可以看到前面同样是rx_clk_IBUF_inst/I -rx_clk_IBUF_inst/O和rx_clk_IBUF_BUFG_inst/I -rx_clk_IBUF_BUFG_inst/O这两条路径是时钟和数据的共同路径但是数据到达的路径和时钟的路径所经历这段延时却是不一样的而时钟的悲观度正是体现在这里时钟的悲观度的值就是这两者的差值。并且并不是单一路的差值它是综合整个系统给出的悲观度。clock uncertainty这个是时钟的不确定性这个是芯片所决定的无法计算。ODDRset ddr C D2这个是最小建立时间所以是减去。可以验证用数据所需要到达的时间减去数据实际到达的时间就是前面summary的slack。这个实验工程是看建立时间的时序类似的操作可以看保持时间的时序分析。往期系列博客【Xilinx Vivado时序分析/约束系列1】FPGA开发时序分析/约束-寄存器间时序分析【Xilinx Vivado时序分析/约束系列2】FPGA开发时序分析/约束-建立时间【Xilinx Vivado时序分析/约束系列3】FPGA开发时序分析/约束-保持时间