异步fifo验证平台搭建——2.dut部分

一.概述描述了异步FIFOFirst-In-First-Out的RTL设计实现。异步FIFO用于在两个不同时钟域之间进行数据传输解决跨时钟域的同步问题。本设计采用格雷码指针和两级同步器技术确保数据的可靠传输和空满标志的正确判断。1.设计参数ADDRSIZEL地址位宽默认4位对应FIFO深度为162^4DATASIZEL数据位宽默认8位2.设计特点独立的读写时钟域支持任意时钟频率关系使用格雷码指针减少跨时钟域传输时的亚稳态风险两级同步器确保指针的可靠同步多一位指针技术准确区分FIFO满和空状态3.模块层次结构textasyn_fifo (顶层模块) ├── fifomem (存储器模块) ├── sync_r2w (读指针同步模块) ├── sync_w2r (写指针同步模块) ├── rptr_empty (读指针和空标志生成模块) └── wptr_full (写指针和满标志生成模块)二.模块详细说明功能描述集成所有子模块提供异步FIFO的统一接口。模块连接关系fifomem接收写地址、读地址进行数据存取sync_r2w将读指针同步到写时钟域sync_w2r将写指针同步到读时钟域rptr_empty生成读地址、读指针和空标志wptr_full生成写地址、写指针和满标志timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2019/04/14 21:26:21 // Design Name: // Module Name: asyn_fifo // Project Name: // Target Devices: // Tool Versions: // Description: 异步FIFO顶层模块 // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module asyn_fifo #(parameter ADDRSIZEL 4, // 地址位宽FIFO深度 2^ADDRSIZEL parameter DATASIZEL 8) // 数据位宽 ( input wclk, // 写时钟 input rclk, // 读时钟 input wrst_n, // 写复位低电平有效 input rrst_n, // 读复位低电平有效 input winc, // 写使能信号 input rinc, // 读使能信号 input [DATASIZEL-1 : 0] wdata, // 写入数据 output wfull, // 写满标志高电平表示FIFO已满 output rempty, // 读空标志高电平表示FIFO为空 output [DATASIZEL-1 : 0] rdata // 读出数据 ); // // 内部信号定义 // wire [ADDRSIZEL - 1 : 0] waddr, raddr; // 二进制写地址和读地址用于存储器寻址 wire [ADDRSIZEL : 0] rptr, wptr; // 格雷码读指针和写指针多一位用于空满比较 wire [ADDRSIZEL : 0] wq2_rptr, rq2_wptr; // 跨时钟域同步后的指针 // // 模块实例化 // // FIFO存储器模块 // 功能实现双端口RAM负责数据的实际存储和读取 fifomem fifomem( .waddr(waddr), // 写地址二进制 .raddr(raddr), // 读地址二进制 .wdata(wdata), // 写数据 .wclk(wclk), // 写时钟 .wclken(winc), // 写使能 .wfull(wfull), // 写满标志用于写保护可选 .rdata(rdata) // 读数据 ); // 读指针同步模块从读时钟域同步到写时钟域 // 功能将读指针格雷码通过两级触发器同步到写时钟域 // 目的消除亚稳态供写满判断逻辑使用 sync_r2w sync_r2w( .rptr(rptr), // 读指针格雷码来自读时钟域 .wclk(wclk), // 写时钟目标同步时钟 .wrst_n(wrst_n), // 写复位用于同步器复位 .wq2_rptr(wq2_rptr) // 同步后的读指针输出到写时钟域 ); // 写指针同步模块从写时钟域同步到读时钟域 // 功能将写指针格雷码通过两级触发器同步到读时钟域 // 目的消除亚稳态供读空判断逻辑使用 sync_w2r sync_w2r( .wptr(wptr), // 写指针格雷码来自写时钟域 .rq2_wptr(rq2_wptr),// 同步后的写指针输出到读时钟域 .rclk(rclk), // 读时钟目标同步时钟 .rrst_n(rrst_n) // 读复位用于同步器复位 ); // 读指针和空标志生成模块 // 功能生成二进制读地址、格雷码读指针并判断FIFO是否为空 rptr_empty rptr_empty( // 修改实例化名称与模块名称保持一致 .rrst_n(rrst_n), // 读复位低电平有效 .rclk(rclk), // 读时钟 .rinc(rinc), // 读使能信号 .rq2_wptr(rq2_wptr),// 同步后的写指针用于空比较 .raddr(raddr), // 二进制读地址输出到存储器 .rptr(rptr), // 格雷码读指针输出 .rempty(rempty) // 读空标志输出 ); // 写指针和满标志生成模块 // 功能生成二进制写地址、格雷码写指针并判断FIFO是否已满 wptr_full wptr_full( .wclk(wclk), // 写时钟 .wrst_n(wrst_n), // 写复位低电平有效 .winc(winc), // 写使能信号 .wq2_rptr(wq2_rptr),// 同步后的读指针用于满比较 .wptr(wptr), // 格雷码写指针输出 .waddr(waddr), // 二进制写地址输出到存储器 .wfull(wfull) // 写满标志输出 ); endmoduletimescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2019/04/13 18:19:19 // Design Name: // Module Name: fifomem // Project Name: // Target Devices: // Tool Versions: // Description: FIFO存储器模块实现双端口RAM用于异步FIFO的数据存储 // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module fifomem #(parameter DATASIZEl 8, // 数据位宽 parameter ADDRSIZEl 4) // 地址位宽FIFO深度 2^ADDRSIZEl ( input [ADDRSIZEl-1 : 0] waddr, // 写地址二进制 input [ADDRSIZEl-1 : 0] raddr, // 读地址二进制 input [DATASIZEl-1 : 0] wdata, // 写入数据 input wclk, // 写时钟 input wclken, // 写使能信号 input wfull, // 写满标志用于防止满时继续写入 output [DATASIZEl-1 : 0] rdata // 读出数据 ); // // 存储器定义 // // 计算FIFO深度2^ADDRSIZEl localparam DEPTH 1 ADDRSIZEl; // DEPTH 2^ADDRSIZEl // 定义存储器数组深度为DEPTH宽度为DATASIZEl reg [DATASIZEl-1 : 0] mem[DEPTH-1 : 0]; // // 读操作组合逻辑输出根据读地址直接读出数据 // // 注意这是异步读操作读地址变化时rdata立即更新 // 如果希望同步读可以改为寄存器输出 assign rdata mem[raddr]; // // 写操作时序逻辑在写时钟上升沿写入数据 // // 写条件写使能有效且FIFO未满wfull为低 // 当wfull为高时即使wclken有效也不会写入数据防止数据覆盖 // 修改使用非阻塞赋值替代阻塞赋值符合时序逻辑规范 always (posedge wclk) if(wclken ~wfull) // 写使能有效且FIFO未满时执行写入 mem[waddr] wdata; // 非阻塞赋值避免仿真中的竞争风险 endmoduletimescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2019/04/14 14:41:34 // Design Name: // Module Name: sync_r2w // Project Name: // Target Devices: // Tool Versions: // Description: 读指针同步模块将读指针从读时钟域同步到写时钟域 // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module sync_r2w #(parameter ADDRSIZEL 4) // 地址位宽指针位宽 ADDRSIZEL1 ( input [ADDRSIZEL : 0] rptr, // 读指针格雷码来自读时钟域 input wclk, // 写时钟目标同步时钟 input wrst_n, // 写复位低电平有效 output [ADDRSIZEL : 0] wq2_rptr // 同步后的读指针输出到写时钟域 ); // // 信号定义 // reg [ADDRSIZEL : 0] wq1_rptr; // 第一级同步寄存器 reg [ADDRSIZEL : 0] wq2_rptr; // 第二级同步寄存器输出 // // 两级同步器实现 // // 功能使用两级触发器对跨时钟域信号进行同步消除亚稳态 // 原理第一级触发器可能出现亚稳态但第二级触发器输出稳定的值 // 注意同步的信号必须是格雷码因为格雷码每次只有1位变化降低亚稳态风险 always (posedge wclk or negedge wrst_n) if(!wrst_n) // 异步复位低电平有效 {wq2_rptr, wq1_rptr} 0; // 复位时清零两级寄存器 else {wq2_rptr, wq1_rptr} {wq1_rptr, rptr}; // 数据传递第一级采rptr第二级采第一级输出 endmoduletimescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2019/04/14 15:14:12 // Design Name: // Module Name: sync_w2r // Project Name: // Target Devices: // Tool Versions: // Description: 写指针同步模块将写指针从写时钟域同步到读时钟域 // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module sync_w2r #(parameter ADDRSIZEL 4) // 地址位宽指针位宽 ADDRSIZEL1 ( input rclk, // 读时钟目标同步时钟 input rrst_n, // 读复位低电平有效 input [ADDRSIZEL : 0] wptr, // 写指针格雷码来自写时钟域 output reg [ADDRSIZEL : 0] rq2_wptr // 同步后的写指针输出到读时钟域 ); // // 信号定义 // reg [ADDRSIZEL : 0] rq1_wptr; // 第一级同步寄存器 // // 两级同步器实现 // // 功能使用两级触发器对跨时钟域信号进行同步消除亚稳态 // 原理第一级触发器可能出现亚稳态但第二级触发器输出稳定的值 // 注意同步的信号必须是格雷码因为格雷码每次只有1位变化降低亚稳态风险 always (posedge rclk or negedge rrst_n) if(!rrst_n) begin // 异步复位低电平有效 rq1_wptr 0; // 复位第一级寄存器 rq2_wptr 0; // 复位第二级寄存器输出 end else begin rq1_wptr wptr; // 第一级寄存器采样写指针 rq2_wptr rq1_wptr; // 第二级寄存器采样第一级输出 end endmoduletimescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2019/04/14 15:23:42 // Design Name: // Module Name: rptr_empty // Project Name: // Target Devices: // Tool Versions: // Description: 读指针和空标志生成模块负责生成读地址、格雷码读指针并判断FIFO是否为空 // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module rptr_empty #(parameter ADDRSIZEL 4) // 地址位宽指针位宽 ADDRSIZEL1 ( input rrst_n, // 读复位低电平有效 input rclk, // 读时钟 input rinc, // 读使能信号 input [ADDRSIZEL : 0] rq2_wptr, // 同步后的写指针格雷码形式来自sync_w2r模块 output [ADDRSIZEL-1 : 0] raddr, // 二进制读地址输出到存储器 output reg [ADDRSIZEL : 0] rptr, // 格雷码读指针输出 output reg rempty // 读空标志高电平表示FIFO为空 ); // // 信号定义 // reg [ADDRSIZEL : 0] rbin; // 二进制读指针多一位用于空判断 wire [ADDRSIZEL : 0] rbnext; // 二进制读指针下一状态 wire [ADDRSIZEL : 0] rgnext; // 格雷码读指针下一状态 wire rempty_val; // 读空标志的组合逻辑值 // // 读指针更新时序逻辑 // // 功能在时钟上升沿更新读指针二进制和格雷码 always (posedge rclk or negedge rrst_n) if(!rrst_n) begin // 异步复位 rptr 0; // 格雷码读指针清零 rbin 0; // 二进制读指针清零 end else begin rptr rgnext; // 更新格雷码读指针 rbin rbnext; // 更新二进制读指针 end // // 读地址输出 // // 功能输出二进制读地址用于存储器寻址 // 注意只取低ADDRSIZEL位高位用于空满判断 assign raddr rbin[ADDRSIZEL-1 : 0]; // // 二进制读指针递增逻辑 // // 功能当读使能有效且FIFO非空时读指针加1 // 条件rinc有效且rempty为低FIFO非空 assign rbnext rbin (rinc ~rempty); // // 二进制转格雷码 // // 功能将二进制指针转换为格雷码 // 公式格雷码 二进制右移1位 异或 二进制 assign rgnext (rbnext 1) ^ rbnext; // // 空标志判断组合逻辑 // // 功能比较读指针格雷码和同步后的写指针格雷码 // 当两者相等时表示FIFO为空 // 注意 // 1. rq2_wptr本身就是格雷码从sync_w2r模块同步过来无需转换 // 2. rgnext是格雷码形式的读指针下一状态 // 3. 直接比较格雷码即可因为格雷码相同表示数值相同 assign rempty_val (rgnext rq2_wptr) ? 1 : 0; // // 空标志输出时序逻辑 // // 功能将空标志寄存输出消除毛刺 always (posedge rclk or negedge rrst_n) if(!rrst_n) rempty 1; // 复位时空标志有效 else rempty rempty_val; // 更新空标志 endmoduletimescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Design Name: // Module Name: wptr_full // Project Name: // Target Devices: // Tool Versions: // Description: 写指针和满标志生成模块负责生成写地址、格雷码写指针并判断FIFO是否已满 // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module wptr_full #(parameter ADDRSIZEL 4) // 地址位宽指针位宽 ADDRSIZEL1 ( input wclk, // 写时钟 input wrst_n, // 写复位低电平有效 input winc, // 写使能信号 input [ADDRSIZEL : 0] wq2_rptr, // 同步后的读指针格雷码形式来自sync_r2w模块 output reg [ADDRSIZEL : 0] wptr, // 格雷码写指针输出 output [ADDRSIZEL-1 : 0] waddr, // 二进制写地址输出到存储器 output reg wfull // 写满标志高电平表示FIFO已满 ); // // 信号定义 // reg [ADDRSIZEL : 0] wbin; // 二进制写指针多一位用于满判断 wire [ADDRSIZEL : 0] wbnext; // 二进制写指针下一状态 wire [ADDRSIZEL : 0] wgnext; // 格雷码写指针下一状态 wire wfull_val; // 写满标志的组合逻辑值 // // 写指针更新时序逻辑 // // 功能在时钟上升沿更新写指针二进制和格雷码 always (posedge wclk or negedge wrst_n) if(!wrst_n) begin // 异步复位 wbin 0; // 二进制写指针清零 wptr 0; // 格雷码写指针清零 end else begin wbin wbnext; // 更新二进制写指针 wptr wgnext; // 更新格雷码写指针 end // // 写地址输出 // // 功能输出二进制写地址用于存储器寻址 // 注意只取低ADDRSIZEL位高位用于空满判断 assign waddr wbin[ADDRSIZEL-1 : 0]; // // 二进制写指针递增逻辑 // // 功能当写使能有效且FIFO未满时写指针加1 // 条件winc有效且wfull为低FIFO未满 assign wbnext wbin (winc ~wfull); // // 二进制转格雷码 // // 功能将二进制指针转换为格雷码 // 公式格雷码 二进制右移1位 异或 二进制 assign wgnext (wbnext 1) ^ wbnext; // // 满标志判断组合逻辑 // // 功能比较写指针格雷码和同步后的读指针格雷码 // 当写指针比读指针多绕一圈时表示FIFO已满 // // 满判断条件写指针的高两位与读指针的高两位相反其余位相同 // 具体实现{~wq2_rptr[ADDRSIZEL : ADDRSIZEL-1], wq2_rptr[ADDRSIZEL-2 : 0]} // 即读指针的最高位和次高位取反其余位保持不变 // // 举例ADDRSIZEL4 // 读指针: 0 1111 (二进制: 0 1111) // 满判断: 1 0000 (二进制: 1 0000) // 写指针达到1 0000时表示已经绕了一圈FIFO满 assign wfull_val (wgnext {~wq2_rptr[ADDRSIZEL : ADDRSIZEL-1], wq2_rptr[ADDRSIZEL-2 : 0]}); // // 满标志输出时序逻辑 // // 功能将满标志寄存输出消除毛刺 always (posedge wclk or negedge wrst_n) if(!wrst_n) wfull 0; // 复位时满标志无效 else wfull wfull_val; // 更新满标志 endmodule