I2C总线协议实战：从零开始用Verilog实现一个I2C主设备（附完整代码）

I2C总线协议实战从零开始用Verilog实现一个I2C主设备附完整代码在嵌入式系统和FPGA开发中I2C总线因其简单的两线制结构和灵活的多主设备支持成为最常用的串行通信协议之一。本文将带您从零开始用Verilog HDL实现一个完整的I2C主设备控制器涵盖状态机设计、时序精确控制和数据帧处理等核心环节并提供可直接集成到项目中的完整代码。1. I2C协议核心要点解析I2C(Inter-Integrated Circuit)总线由Philips(现NXP)开发仅需两根信号线即可实现多设备通信SCL串行时钟线由主设备驱动SDA串行数据线双向传输协议的关键时序特征包括起始条件SCL为高时SDA从高到低跳变停止条件SCL为高时SDA从低到高跳变数据有效性SDA数据在SCL低电平时变化高电平时稳定典型传输序列如下[起始] → [地址方向] → [ACK] → [数据1] → [ACK] → ... → [数据N] → [NACK] → [停止]2. Verilog状态机设计与实现2.1 状态机架构设计我们采用五状态有限状态机(FSM)实现协议控制parameter IDLE 5b00001; // 空闲状态 parameter START 5b00010; // 起始条件 parameter TXDATA 5b00100; // 数据传输 parameter ACK 5b01000; // 应答检测 parameter STOP 5b10000; // 停止条件状态转移逻辑如下IDLE → START → TXDATA → ACK → (TXDATA/STOP)2.2 时钟生成与同步为简化时序设计我们采用系统时钟分频生成SCLalways (posedge sys_clk or negedge sys_rst_n) begin if (!sys_rst_n) sck 1b1; else if (state START !sck_phase) sck 1b1; else if ((state TXDATA || state ACK) sck_phase) sck ~sck; end这里sck_phase是内部时钟分频信号确保每个SCL周期包含两个系统时钟周期。3. 完整I2C主设备实现代码3.1 顶层模块设计module i2c_master ( input sys_clk, // 系统时钟(50MHz) input sys_rst_n, // 异步复位 input [7:0] dev_addr, // 从设备地址 input [7:0] reg_addr, // 寄存器地址 input [7:0] data_in, // 写入数据 input wr_en, // 写使能 output reg busy, // 忙标志 inout SDA, // 双向数据线 output reg SCL // 时钟线 ); // 状态机变量定义 reg [4:0] state, next_state; // 数据计数器 reg [3:0] bit_cnt; // 数据移位寄存器 reg [7:0] shift_reg; // SDA控制信号 reg sda_out, sda_oe; // 时钟相位控制 reg sck_phase; // 三态SDA控制 assign SDA sda_oe ? sda_out : 1bz; // 主状态机实现... endmodule3.2 状态机核心逻辑always (posedge sys_clk or negedge sys_rst_n) begin if (!sys_rst_n) begin state IDLE; bit_cnt 0; shift_reg 0; sda_out 1b1; sda_oe 1b1; busy 1b0; end else begin state next_state; case (state) IDLE: begin if (wr_en) begin shift_reg {dev_addr[6:0], 1b0}; // 地址写位 busy 1b1; end end START: begin sda_out 1b0; // 产生起始条件 if (sck_phase) begin shift_reg reg_addr; // 加载寄存器地址 end end TXDATA: begin if (sck_phase) begin sda_out shift_reg[7]; shift_reg {shift_reg[6:0], 1b0}; bit_cnt bit_cnt 1; end end ACK: begin sda_oe 1b0; // 释放SDA检测ACK if (sck_phase bit_cnt 8) begin if (bit_cnt 8) begin shift_reg data_in; // 加载写入数据 end end end STOP: begin sda_out 1b1; // 产生停止条件 busy 1b0; end endcase end end4. 关键实现技巧与调试方法4.1 时序精确控制技巧SCL占空比控制通过系统时钟分频确保SCL高低电平时间符合规范数据建立保持时间在SCL低电平期间改变SDA数据起始/停止条件检测使用双边沿检测确保信号完整性4.2 常见问题排查从设备无应答检查设备地址是否正确确认从设备电源和上拉电阻正常用逻辑分析仪捕获实际波形数据采样错误确保SCL频率不超过从设备支持的最大速率检查SDA信号是否受到干扰4.3 测试平台设计module tb_i2c_master; reg clk, rst_n, wr_en; reg [7:0] dev_addr, reg_addr, data_in; wire SDA, SCL; // 实例化被测模块 i2c_master uut ( .sys_clk(clk), .sys_rst_n(rst_n), .dev_addr(dev_addr), .reg_addr(reg_addr), .data_in(data_in), .wr_en(wr_en), .SDA(SDA), .SCL(SCL) ); // 时钟生成 initial begin clk 0; forever #10 clk ~clk; end // 测试序列 initial begin rst_n 0; #100 rst_n 1; dev_addr 8h50; // 假设从设备地址 reg_addr 8h00; data_in 8hAA; #50 wr_en 1; #20 wr_en 0; wait(uut.busy 0); #100 $finish; end endmodule5. 高级功能扩展5.1 多字节传输实现通过扩展状态机可实现连续读写多个字节parameter MULTI_TX 5b100000; // 新增状态 always (*) begin case (state) // ...其他状态... ACK: begin if (multi_mode byte_cnt byte_total-1) begin next_state TXDATA; byte_cnt byte_cnt 1; end else begin next_state STOP; end end endcase end5.2 时钟拉伸处理为支持从设备时钟拉伸需添加SCL检测逻辑wire scl_stretched (SCL 1b0 sck 1b1); always (posedge sys_clk) begin if (scl_stretched) begin sck_hold 1b1; end else if (sck_phase) begin sck_hold 1b0; end end5.3 错误恢复机制添加超时检测和自动重试reg [15:0] timeout_cnt; always (posedge sys_clk) begin if (state ! IDLE) begin timeout_cnt timeout_cnt 1; if (timeout_cnt 16d50000) begin next_state STOP; error_flag 1b1; end end else begin timeout_cnt 0; end end