AXI总线协议实战：手把手教你用Verilog模拟关键信号波形（附代码）

AXI总线协议实战手把手教你用Verilog模拟关键信号波形附代码在FPGA和数字电路设计中AXI总线协议已经成为事实上的标准接口。作为AMBA协议家族中最重要的一员AXI协议以其高性能、高带宽和灵活性著称。但对于初学者来说AXI协议的握手机制和时序关系往往令人困惑。本文将带你从零开始用Verilog语言模拟AXI总线中最关键的信号波形通过代码实现和仿真分析让你真正掌握AXI协议的精髓。1. AXI协议基础与信号解析AXI协议采用点对点的主从架构基于VALID/READY握手机制实现数据传输。这种设计使得主从设备可以独立控制传输节奏实现真正的全双工通信。协议定义了五个独立通道写地址通道传输写操作的地址信息写数据通道传输实际写入的数据写响应通道从设备返回写操作状态读地址通道传输读操作的地址信息读数据通道返回读取的数据每个通道都采用相同的握手机制由VALID和READY两个信号控制。只有当VALID和READY同时为高时传输才会真正发生。这种设计带来了极高的灵活性但也增加了时序控制的复杂度。以下是AXI协议中最关键的信号及其作用信号名称方向描述AWVALID主→从写地址有效表示主设备正在驱动有效的写地址和控制信息AWREADY从→主写地址就绪表示从设备已准备好接收地址和控制信息WVALID主→从写数据有效表示主设备正在驱动有效的写数据WREADY从→主写数据就绪表示从设备已准备好接收数据BVALID从→主写响应有效表示从设备已驱动有效的写响应BREADY主→从写响应就绪表示主设备已准备好接收写响应ARVALID主→从读地址有效表示主设备正在驱动有效的读地址和控制信息ARREADY从→主读地址就绪表示从设备已准备好接收地址和控制信息RVALID从→主读数据有效表示从设备正在驱动有效的读数据RREADY主→从读数据就绪表示主设备已准备好接收读数据2. 搭建Verilog测试环境在开始模拟AXI信号之前我们需要搭建一个基本的Verilog测试环境。这个环境包括AXI主设备模块模拟AXI主设备行为AXI从设备模块模拟AXI从设备响应测试平台生成时钟、复位信号并实例化主从设备timescale 1ns/1ps module axi_tb; // 时钟和复位信号 reg clk; reg resetn; // 时钟生成 initial begin clk 0; forever #5 clk ~clk; end // 复位信号生成 initial begin resetn 0; #100 resetn 1; end // 实例化AXI主设备 axi_master master ( .aclk(clk), .aresetn(resetn), // 主设备接口信号连接 // ... ); // 实例化AXI从设备 axi_slave slave ( .aclk(clk), .aresetn(resetn), // 从设备接口信号连接 // ... ); // 测试用例 initial begin // 等待复位完成 wait(resetn 1); // 执行测试案例 // ... // 仿真结束 #1000 $finish; end endmodule这个测试平台提供了基本的时钟和复位信号并预留了主从设备的接口。接下来我们将重点实现AXI主设备和从设备的关键信号控制逻辑。3. 写事务波形模拟与实现AXI写事务包含三个独立的通道写地址、写数据和写响应。这三个通道可以并行工作提高了总线利用率。让我们先来看一个典型的写事务时序地址阶段主设备置位AWVALID从设备在准备好后置位AWREADY数据阶段主设备置位WVALID并驱动数据从设备在准备好后置位WREADY响应阶段从设备完成写操作后置位BVALID主设备在准备好接收响应后置位BREADY以下是实现写地址通道的Verilog代码示例// AXI主设备写地址通道控制 always (posedge aclk or negedge aresetn) begin if (!aresetn) begin awvalid 1b0; awaddr 32h0; end else begin // 主设备决定何时发起写地址 if (!awvalid || (awvalid awready)) begin awvalid write_req; // write_req来自主设备内部逻辑 awaddr next_write_addr; end end end // AXI从设备写地址通道控制 always (posedge aclk or negedge aresetn) begin if (!aresetn) begin awready 1b0; end else begin // 从设备根据自己的处理能力决定何时准备好接收地址 if (awvalid !awready internal_ready) begin awready 1b1; end else begin awready 1b0; end end end写数据通道的实现类似但需要考虑突发传输和WLAST信号// AXI主设备写数据通道控制 always (posedge aclk or negedge aresetn) begin if (!aresetn) begin wvalid 1b0; wdata 32h0; wlast 1b0; write_beat_count 0; end else begin if (write_active) begin if (!wvalid || (wvalid wready)) begin wvalid (write_beat_count burst_length); wdata next_write_data; wlast (write_beat_count burst_length - 1); write_beat_count write_beat_count 1; end end else begin wvalid 1b0; write_beat_count 0; end end end注意在实际设计中突发长度(burst_length)应根据AXI协议规范设置通常为1-16个beat。同时要确保WLAST信号在突发传输的最后一个数据beat时置位。4. 读事务波形模拟与实现AXI读事务包含两个通道读地址和读数据。与写事务相比读事务少了响应通道但时序控制同样重要。一个完整的读事务流程如下地址阶段主设备置位ARVALID从设备在准备好后置位ARREADY数据阶段从设备置位RVALID并驱动数据主设备在准备好接收数据后置位RREADY以下是读地址通道的Verilog实现// AXI主设备读地址通道控制 always (posedge aclk or negedge aresetn) begin if (!aresetn) begin arvalid 1b0; araddr 32h0; end else begin if (!arvalid || (arvalid arready)) begin arvalid read_req; // read_req来自主设备内部逻辑 araddr next_read_addr; end end end // AXI从设备读数据通道控制 always (posedge aclk or negedge aresetn) begin if (!aresetn) begin rvalid 1b0; rdata 32h0; rlast 1b0; read_beat_count 0; end else begin if (read_active) begin if (!rvalid || (rvalid rready)) begin rvalid (read_beat_count burst_length); rdata read_mem[read_addr read_beat_count]; rlast (read_beat_count burst_length - 1); read_beat_count read_beat_count 1; end end else begin rvalid 1b0; read_beat_count 0; end end end为了更直观地理解读事务的时序我们来看一个典型的波形图描述时钟周期1主设备置位ARVALID地址出现在ARADDR上时钟周期2从设备置位ARREADY地址传输完成时钟周期3从设备开始准备数据时钟周期4从设备置位RVALID第一个数据出现在RDATA上时钟周期5主设备置位RREADY第一个数据传输完成时钟周期6-8后续数据传输假设突发长度为4时钟周期8从设备置位RLAST表示最后一个数据5. 常见问题与调试技巧在实际工程中AXI接口的调试往往是最耗时的环节之一。以下是一些常见问题及其解决方案问题1死锁情况症状仿真挂起VALID信号置位但READY信号永远不响应。可能原因主设备等待从设备的READY但从设备又在等待主设备的其他信号握手信号之间的依赖关系形成循环解决方案检查所有握手信号的依赖关系确保没有循环等待添加超时机制防止永久等待问题2数据丢失症状部分数据传输失败特别是在高频率下。可能原因VALID和READY信号的建立/保持时间不满足跨时钟域问题未正确处理解决方案// 添加寄存器级改善时序 always (posedge aclk) begin wdata_reg wdata; wvalid_reg wvalid; end assign wdata_to_slave wdata_reg; assign wvalid_to_slave wvalid_reg;问题3突发传输不完整症状突发传输提前终止或者WLAST/RLAST信号位置不正确。可能原因突发计数器错误状态机设计缺陷调试技巧在仿真中打印突发计数器值检查状态机是否覆盖所有可能的状态转换性能优化建议流水线设计将AXI接口逻辑分成多个流水线阶段提高工作频率读写并行充分利用AXI协议的独立通道特性同时进行读写操作outstanding传输支持多个未完成事务提高总线利用率// outstanding传输示例 parameter MAX_OUTSTANDING 4; reg [1:0] outstanding_counter; always (posedge aclk or negedge aresetn) begin if (!aresetn) begin outstanding_counter 0; end else begin case ({arvalid arready, rvalid rready rlast}) 2b10: outstanding_counter outstanding_counter 1; 2b01: outstanding_counter outstanding_counter - 1; default: ; // 无变化 endcase end end // 控制新的读请求 assign allow_new_read (outstanding_counter MAX_OUTSTANDING);在完成AXI接口设计后建议使用SystemVerilog Assertions(SVA)添加协议检查自动捕获违反AXI协议的行为// 检查AWVALID置位后不能改变直到AWREADY响应 property awvalid_stable; (posedge aclk) disable iff (!aresetn) $rose(awvalid) |- (awvalid throughout awready[-1]); endproperty assert property (awvalid_stable) else $error(AWVALID changed before AWREADY!);