Calibre run LVS 中V2LVS tools （Verilog 转 SPICE 网表工具）（20-2）

V2LVS（Verilog to SPICE for LVS）是一个用于将 Verilog 设计网表转换为 SPICE 格式，以便进行版图与原理图一致性检查（LVS）的工具。其 Tcl 接口提供了高度的可编程性和灵活性，是现代复杂设计流程中的关键组件。0. 核心概念与基础以下声明类型对 V2LVS 有效：input、output、inout、所有线网类型（net types）以及parameter。以下行为级声明类型不受 V2LVS 支持，包含这些类型的模块将不会被翻译：reg、time、integer、real、realtime、event、function和task。1. 端口声明input、output和inout声明用于在模块端口接口中确定方向信息和端口数组宽度。parameter声明可用于指定范围宽度信息。在指定范围宽度信息时，可使用简单的算术和逻辑表达式。V2LVS 支持 IEEE Std 1364-2001 中规定的所有端口声明和初始化风格，包括：带端口声明的数据类型（如in