FPGA显示入门：抛开IP核，用Verilog手撕一个简单的HDMI驱动（附TMDS编码核心代码解析）

FPGA显示实战从零构建HDMI驱动与TMDS编码器引言在数字视频传输领域HDMI接口已成为事实上的标准。对于FPGA开发者而言理解HDMI底层协议并能够自主实现驱动电路是提升硬件设计能力的重要里程碑。本文将带领读者从最基础的TMDS编码原理出发逐步构建一个完整的HDMI发送端驱动摒弃现成IP核的黑箱操作真正掌握数字视频传输的核心技术。1. TMDS编码原理深度解析TMDSTransition Minimized Differential Signaling是HDMI和DVI接口的核心编码技术它通过三个关键机制确保高速数据的可靠传输1.1 8b/10b编码算法TMDS采用的8位到10位编码方案比传统通信中的8b/10b更为复杂。其编码过程分为两个阶段最小化转换阶段通过异或XOR或异或非XNOR操作选择使转换次数最少的编码方式直流平衡阶段通过控制反转位invert bit来平衡数据流中的0和1数量编码后的10位数据具有以下特性最多5个连续的1或00和1的数量差不超过2每个时钟周期传输的转换次数不超过7次1.2 差分信号传输优势TMDS采用差分信号传输具有天然的抗干扰能力特性单端信号差分信号抗干扰性弱强电压摆幅大小功耗高低EMI辐射强弱2. Verilog实现TMDS编码器2.1 编码器模块设计以下是TMDS编码器的核心Verilog实现module tmds_encoder ( input clk, input [7:0] din, input c0, input c1, output reg [9:0] dout ); reg [3:0] cnt 0; // 直流平衡计数器 reg [8:0] q_m; wire [3:0] n1d din[0] din[1] din[2] din[3] din[4] din[5] din[6] din[7]; // 1的个数计数 // 第一阶段最小化转换编码 always (*) begin if (n1d 4d4 || (n1d 4d4 !din[0])) begin q_m[0] din[0]; q_m[1] q_m[0] ^~ din[1]; q_m[2] q_m[1] ^~ din[2]; q_m[3] q_m[2] ^~ din[3]; q_m[4] q_m[3] ^~ din[4]; q_m[5] q_m[4] ^~ din[5]; q_m[6] q_m[5] ^~ din[6]; q_m[7] q_m[6] ^~ din[7]; q_m[8] 1b0; end else begin q_m[0] din[0]; q_m[1] q_m[0] ^ din[1]; q_m[2] q_m[1] ^ din[2]; q_m[3] q_m[2] ^ din[3]; q_m[4] q_m[3] ^ din[4]; q_m[5] q_m[4] ^ din[5]; q_m[6] q_m[5] ^ din[6]; q_m[7] q_m[6] ^ din[7]; q_m[8] 1b1; end end // 第二阶段直流平衡编码 always (posedge clk) begin if (cnt 0 || n1d 4d4) begin dout {~q_m[8], q_m[8], q_m[7:0]}; cnt cnt (q_m[8] ? n1d - 4d4 : 4d4 - n1d); end else if ((cnt 4d0 n1d 4d4) || (cnt 4d0 n1d 4d4)) begin dout {1b1, q_m[8], ~q_m[7:0]}; cnt cnt (q_m[8] ? 4d2 : 4d0) (n1d - 4d4); end else begin dout {1b0, q_m[8], q_m[7:0]}; cnt cnt - (q_m[8] ? 4d0 : 4d2) (n1d - 4d4); end end endmodule2.2 关键代码解析最小化转换逻辑计算输入字节中1的个数n1d根据1的数量选择XOR或XNOR操作添加控制位q_m[8]标识使用的编码方式直流平衡控制维护一个4位计数器cnt跟踪直流偏置根据当前偏置和1的数量决定是否反转输出动态调整计数器值保持平衡提示TMDS编码器的时序要求严格建议使用寄存器输出确保时序收敛3. HDMI时钟与数据通道实现3.1 并串转换器设计TMDS数据需要通过并串转换器将10位并行数据转换为串行比特流module serializer_10to1 ( input clk_5x, // 5倍像素时钟 input clk_1x, // 像素时钟 input rst, input [9:0] din, output dout ); reg [3:0] cnt 0; reg [9:0] shift_reg; always (posedge clk_5x or posedge rst) begin if (rst) begin cnt 0; shift_reg 0; end else begin if (cnt 0) shift_reg din; else shift_reg shift_reg 1; cnt (cnt 4d9) ? 4d0 : cnt 4d1; end end assign dout shift_reg[0]; endmodule3.2 差分输出缓冲FPGA上的差分输出需要使用专用原语OBUFDS #( .IOSTANDARD(TMDS_33) // TMDS电平标准 ) obufds_clk ( .I (tmds_clk), .O (TMDS_Clk_p), .OB(TMDS_Clk_n) ); genvar i; generate for (i 0; i 3; i i 1) begin: data_out OBUFDS #( .IOSTANDARD(TMDS_33) ) obufds_data ( .I (tmds_data[i]), .O (TMDS_Data_p[i]), .OB(TMDS_Data_n[i]) ); end endgenerate4. 系统集成与测试验证4.1 视频时序生成器实现基本的视频时序控制module video_timing ( input pixel_clk, output reg hs, output reg vs, output reg de, output reg [11:0] x, output reg [11:0] y ); parameter H_ACTIVE 1280; parameter H_FP 110; parameter H_SYNC 40; parameter H_BP 220; parameter V_ACTIVE 720; parameter V_FP 5; parameter V_SYNC 5; parameter V_BP 20; reg [11:0] h_cnt; reg [11:0] v_cnt; always (posedge pixel_clk) begin // 水平计数器 if (h_cnt H_ACTIVE H_FP H_SYNC H_BP - 1) h_cnt 0; else h_cnt h_cnt 1; // 垂直计数器 if (h_cnt H_ACTIVE H_FP H_SYNC H_BP - 1) begin if (v_cnt V_ACTIVE V_FP V_SYNC V_BP - 1) v_cnt 0; else v_cnt v_cnt 1; end // 同步信号生成 hs (h_cnt H_ACTIVE H_FP) (h_cnt H_ACTIVE H_FP H_SYNC); vs (v_cnt V_ACTIVE V_FP) (v_cnt V_ACTIVE V_FP V_SYNC); // 数据有效区域 de (h_cnt H_ACTIVE) (v_cnt V_ACTIVE); // 像素坐标 x (h_cnt H_ACTIVE) ? h_cnt : 0; y (v_cnt V_ACTIVE) ? v_cnt : 0; end endmodule4.2 测试图案生成简单的彩条测试图案生成器module test_pattern ( input pixel_clk, input [11:0] x, input [11:0] y, output [7:0] r, output [7:0] g, output [7:0] b ); // 根据水平位置生成不同颜色的彩条 always (posedge pixel_clk) begin case (x[10:8]) // 将屏幕水平分成8个区域 3d0: {r,g,b} {8hFF, 8hFF, 8hFF}; // 白 3d1: {r,g,b} {8hFF, 8hFF, 8h00}; // 黄 3d2: {r,g,b} {8h00, 8hFF, 8hFF}; // 青 3d3: {r,g,b} {8h00, 8hFF, 8h00}; // 绿 3d4: {r,g,b} {8hFF, 8h00, 8hFF}; // 紫 3d5: {r,g,b} {8hFF, 8h00, 8h00}; // 红 3d6: {r,g,b} {8h00, 8h00, 8hFF}; // 蓝 default: {r,g,b} {8h00, 8h00, 8h00}; // 黑 endcase end endmodule4.3 系统集成框图完整的HDMI发送端系统包含以下模块时钟生成模块生成像素时钟如74.25MHz for 720p60生成5倍串行时钟371.25MHz视频处理流水线[时序控制器] - [测试图案生成器] - [TMDS编码器] - [并串转换器] - [差分输出]控制信号热插拔检测HPD显示数据通道DDC用于EDID读取5. 调试技巧与性能优化5.1 常见问题排查无图像显示检查差分对引脚分配是否正确验证时钟频率是否符合视频模式要求确认HPD信号是否拉高图像闪烁或撕裂检查时序参数是否符合标准验证PLL是否锁定检查电源噪声是否过大颜色异常确认RGB数据位序是否正确检查TMDS编码器输出是否正常5.2 性能优化技巧时序收敛对高速路径添加流水线寄存器使用FPGA专用的IO延迟元件功耗优化在空闲周期关闭未使用的模块使用时钟门控技术资源利用共享多个TMDS通道的公共逻辑使用FPGA内置的串行器资源// 示例使用OSERDESE2原语实现高效并串转换 OSERDESE2 #( .DATA_RATE_OQ(DDR), .DATA_WIDTH(10), .TRISTATE_WIDTH(1) ) oserdes_inst ( .OQ(tmds_serial), .CLK(clk_5x), .CLKDIV(clk_1x), .D1(din[0]), .D2(din[1]), .D3(din[2]), .D4(din[3]), .D5(din[4]), .D6(din[5]), .D7(din[6]), .D8(din[7]), .OCE(1b1), .RST(rst) );