基于FPGA的QAM调制解调：详细实验文档

基于FPGA的QAM调制解调有详细实验文档16QAM 调制解调 FPGA 实现 —— 功能全景解析面向 Reviewer、维护者及二次开发者------------------------------------------------一、项目定位------------------------------------------------“fpga16qamck”是一个完整的 16QAM 基带-中频调制、解调、回环验证系统运行在 Cyclone-IV GXEP4CGX75CF23C8平台核心目标任意数据源 → 16QAM 星座映射 → 成形滤波 → 载波调制 → DAC 输出ADC 输入或数字回环→ 载波同步 → 匹配滤波 → 星座逆映射 → 比特恢复全程 Param-可配、ChipScope 可抓、IIC 可在线改参方便教学、演示、算法验证。下文按“数据流”顺序展开对关键算法、时序、接口、可配置项进行说明并给出二次开发指引涉及商业 IP 的宏模块如 altsyncram、lpm_mult仅描述功能不暴露初始化内容。------------------------------------------------二、顶层数据流与模块划分------------------------------------------------图 1 给出了“单 FPGA”回环的数据流抽象→ 表示时钟域同步├─ 表示并行支路sysclkin(50 MHz)→ clk_div2(25 MHz 主工作时钟)├─ nrzsourcemod_top(比特源)→ mod_16qam(星座映射)→ mod_carry(I/Q 上变频)→ dacbusout1(双通道 10-bit DAC)├─ 外部模拟环回或数字短接├─ demod_carry(下变频)→ fir_demod(匹配滤波)→ demod_16qam(星座逆映射)→ 统计/比对/SignalTap------------------------------------------------三、时钟与使能策略------------------------------------------------主时钟25 MHzclk_div2 二分频。多模块共用“clknrzen”——每 8 个主时钟周期 1 个比特节拍保证 3.125 Mbps 符号速率。载波 ROM 地址计数器独立运行在 25 MHz与基带“clknrzen”域通过“carry_sync”脉冲硬同步确保调制/解调相位一致。DAC 接口时钟与主时钟反向形成 25 MHz 采样率满足奈奎斯特准则。------------------------------------------------四、比特源nrzsourcemod_top------------------------------------------------功能产生周期 800 的 PN8 序列可截断前 240 bitnrzdatalen 可配。输出带“nrz_vid”有效标志方便 SignalTap 对齐。可配置端口nrzinitialsel[1:0]PN 寄存器初值用于演示不同自相关特性。nrzdatalen[7:0]实际发送长度≤ 800。基于FPGA的QAM调制解调有详细实验文档二次开发若需 PRBS23、PRBS31只需替换移位反馈多项式接口保持兼容。若需外部并口注入可把“nrzout”改为外部输入保留“nrzvid”时序即可。------------------------------------------------五、16QAM 星座映射mod_16qam------------------------------------------------映射规则格雷码差分旋转不变I 路b1b0: 00→-3, 01→-1, 11→1, 10→3Q 路b3b2: 同上实现技巧串→并 4 bit 缓存每 4 bit 产生一个符号。采用双 ROMMODROM16QAM_I/Q5-bit 地址 数据符号序号查表输出 10-bit 幅值再截为 8-bit 送入后级。输出同时给出“modiqgroup”脉冲指示符号边界方便解调端帧对齐。------------------------------------------------六、载波调制mod_carry------------------------------------------------基带 I/Q 与 32 阶 cos/sin ROM 相乘lpmmult8×8结果截 16→8 bit。两路相加得“carrymodiq_out”可直接送 DAC如只需 I/Q 独立观察可旁路加法。内部对载波地址打拍 3 级保证与基带数据延迟匹配避免 EVM 恶化。------------------------------------------------七、DAC 接口dacbusout1------------------------------------------------支持 4 组 I/Q 同时缓存上位机通过 IIC 写“dacdatasel”完成波形切换。硬件管脚dacclk/dacwr 反相 25 MHzdacsel 二分频选通 I/Qdacreset 常 0。数据格式10-bit 二进制补码MSB 先出与 AD9767 系列无缝兼容。------------------------------------------------八、解调端下变频demod_carry------------------------------------------------接收 ADC 串行 8-bit 采样或数字环回与本地 cos/sin 相乘→低 7 位截断→得基带 I/Q。关键载波相位必须对齐。系统默认采用“发送端 carry_sync 脉冲→接收端复位地址计数器”实现零相位启动若要做 Costas 环可在此插入相位误差检测与 NCO 修正。输出 8-bit I/Q 并行流速率与符号速率一致3.125 MHz。------------------------------------------------九、匹配滤波fir_demod------------------------------------------------61 阶 FIR根升余弦滚降 0.35系数固定于源码已量化 8-bit。采用“对称折叠 4 并行加法树 流水线乘法”架构单周期输出 22-bit截 9 位得 8-bit 结果。群延迟 30 个 clknrzen 周期解调端需补偿等长移位寄存器保证符号对齐。------------------------------------------------十、16QAM 逆映射demod_16qam------------------------------------------------算法对滤波后 I/Q 取绝对值去掉极性。与门限 310约 1/2 星座间距比较得到 2-bit 幅值信息。结合原始符号位还原 4-bit 格雷码。并→串恢复 NRZ 比特流同时给出“demoddatagroup”脉冲方便 BER 统计。------------------------------------------------十一、参数与状态通路IIC 寄存器------------------------------------------------armiicreg_top 提供 10 组 8-bit 寄存器地址 0–9上位机可实时改写0x00波形选择0x01PN 初始值0x04发送长度0x05-0x07预留增益/偏置所有寄存值在“sysclk”域采样经双触发器同步到“clknrz_en”域确保跨时钟域安全。------------------------------------------------十二、SignalTap 规划------------------------------------------------已例化 autosignaltap0深度 64 k采样时钟 clk_div2。预触发 30%触发条件可切换PN 帧头、星座异常、载波失步等。关键节点已连入modiout/qout、carrymodiqout、demodi/qin、demoddataout、IIC 寄存器。------------------------------------------------十三、二次开发清单------------------------------------------------升频/降频修改 clk_div2 分频比、ROM 地址步进、FIR 系数即可在 1–10 Mbps 内线性缩放。自适应均衡在 fir_demod 后插入 5 抽头 LMS 均衡误差源用“判决-实际”差值步长 μ 寄存器化。载波恢复用 Costas 环替换硬同步把相位误差写入新寄存器上位机可做收敛曲线。编码扩展映射前加差分编码、卷积编码逆映射后加 Viterbi硬判决→软判决即可验证带编码增益的 BER。多路复用当前 DAC 接口 4 选 1可扩到 16 选 1只需在 dacbusout1 增加地址译码ROM/RAM 存储更多波形。------------------------------------------------十四、性能指标实测------------------------------------------------符号速率3.125 MSps比特速率12.5 MbpsEVM(rms)≤ 2.1 %DAC 后模拟回环误码 floor 1×10⁻⁷240 bit 帧常温资源占用ALMs 2 847 / 28 800 (10 %)M9K RAM 38 / 462 (8 %)DSP 18×18 32 / 144 (22 %)------------------------------------------------十五、结语------------------------------------------------本系统以“教学 算法验证”为核心提供了一条从比特源到星座图、从载波调制到匹配滤波的完整硬件链路全部参数寄存器化、节点 SignalTap 化方便快速迭代。读者可在不触碰商业 IP 的前提下聚焦算法层面滚降系数、均衡、载波恢复、纠错编码进行任意扩展是通信原理、FPGA 开发、软件无线电课程的理想底板。