fpga系列 HDL : Microchip FPGA开发软件 Libero Soc选择RAM IP(Two Port IP核)

Catalog下选择ram IP特性RAM - Dual PortRAM - Two Port别名通常指True Dual-Port RAM通常指Simple Dual-Port RAM端口功能两个端口均可读可写(R/W)端口功能分离一个端口只写另一个端口只读端口定义端口A和端口B是对等的都可以独立进行读写操作。端口A通常固定为写端口端口B固定为读端口。典型应用适用于两个处理器或逻辑模块需要频繁交换数据、互相读写同一块内存的场景。适用于典型的数据流缓存场景如FIFO先进先出队列、跨时钟域数据传输写时钟域写读时钟域读。资源消耗相对较高因为每个端口都需要完整的读写电路。相对较低因为每个物理端口只需要实现读或写单一功能。RAM - Two Port IP核端口写端口上半部分WCLK写时钟WADDR写地址WD写数据WEN写使能读端口下半部分RCLK读时钟RADDR读地址RD读数据REN读使能界面其他参数详解Optimize for优化目标High Speed当前选中项。工具会尝试优化时序使其能运行在更高的频率但这通常会增加功耗。Low Power低功耗模式。Single clock单时钟这是一个未选中的复选框。如果不选中当前状态写时钟和读时钟是独立的。你可以让写操作在100MHz下运行而读操作在50MHz下运行。这非常适合用于跨时钟域的数据传输。当然选中也可以用同一个时钟。如果选中RCLK会消失读写操作共用WCLK。这会简化设计通常用于同一个时钟域内的数据缓冲。Pipeline流水线在“Read”部分有一个勾选的Pipeline选项。这意味着读出的数据会经过寄存器输出这通常能提高读操作的最高频率但会增加一个时钟周期的读取延迟。同步时钟域下可不选。Depth Width深度与宽度左侧的输入框用于设置存储器的容量有多少个地址和位宽每个地址存多少位数据。Initialize RAM for simulation的作用它是用来给RAM填充初始数据的而且这个数据仅用于仿真。实现效果非Single clocktimescale 1 ns/100 ps // Version: v11.9 SP6 11.9.6.7 module test_ram_1( WD, RD, WEN, REN, WADDR, RADDR, WCLK, RCLK, RESET ); input [7:0] WD; output [7:0] RD; input WEN; input REN; input [3:0] WADDR; input [3:0] RADDR; input WCLK; input RCLK; input RESET; wire VCC, GND; wire GND_power_net1; wire VCC_power_net1; assign GND GND_power_net1; assign VCC VCC_power_net1; RAM4K9 #( .MEMORYFILE(test_ram_1_R0C0.mem) ) test_ram_1_R0C0 ( .ADDRA11(GND), .ADDRA10(GND), .ADDRA9(GND), .ADDRA8(GND), .ADDRA7(GND), .ADDRA6(GND), .ADDRA5(GND), .ADDRA4(GND), .ADDRA3(WADDR[3]), .ADDRA2(WADDR[2]), .ADDRA1(WADDR[1]), .ADDRA0(WADDR[0]), .ADDRB11(GND), .ADDRB10(GND), .ADDRB9(GND), .ADDRB8(GND), .ADDRB7(GND), .ADDRB6(GND), .ADDRB5(GND), .ADDRB4(GND), .ADDRB3(RADDR[3]), .ADDRB2(RADDR[2]), .ADDRB1( RADDR[1]), .ADDRB0(RADDR[0]), .DINA8(GND), .DINA7(WD[7]), .DINA6(WD[6]), .DINA5(WD[5]), .DINA4(WD[4]), .DINA3(WD[3]), .DINA2(WD[2]), .DINA1(WD[1]), .DINA0(WD[0]), .DINB8(GND), .DINB7(GND), .DINB6(GND), .DINB5(GND), .DINB4(GND), .DINB3(GND) , .DINB2(GND), .DINB1(GND), .DINB0(GND), .WIDTHA0(VCC), .WIDTHA1(VCC), .WIDTHB0(VCC), .WIDTHB1(VCC), .PIPEA(GND), .PIPEB(VCC), .WMODEA(GND), .WMODEB(GND), .BLKA(WEN), .BLKB(REN) , .WENA(GND), .WENB(VCC), .CLKA(WCLK), .CLKB(RCLK), .RESET( RESET), .DOUTA8(), .DOUTA7(), .DOUTA6(), .DOUTA5(), .DOUTA4(), .DOUTA3(), .DOUTA2(), .DOUTA1(), .DOUTA0(), .DOUTB8(), .DOUTB7( RD[7]), .DOUTB6(RD[6]), .DOUTB5(RD[5]), .DOUTB4(RD[4]), .DOUTB3(RD[3]), .DOUTB2(RD[2]), .DOUTB1(RD[1]), .DOUTB0(RD[0])); GND GND_power_inst1 (.Y(GND_power_net1)); VCC VCC_power_inst1 (.Y(VCC_power_net1)); endmodule // _Disclaimer: Please leave the following comments in the file, they are for internal purposes only._ // _GEN_File_Contents_ // Version:11.9.6.7 // ACTGENU_CALL:1 // BATCH:T // FAM:PA3LC // OUTFORMAT:Verilog // LPMTYPE:LPM_RAM // LPM_HINT:TWO // INSERT_PAD:NO // INSERT_IOREG:NO // GEN_BHV_VHDL_VAL:F // GEN_BHV_VERILOG_VAL:F // MGNTIMER:F // MGNCMPL:T // DESDIR:C:/Users/audit/Desktop/test/test2/smartgen\test_ram_1 // GEN_BEHV_MODULE:F // SMARTGEN_DIE:IS2X2M1 // SMARTGEN_PACKAGE:vq100 // AGENIII_IS_SUBPROJECT_LIBERO:T // WWIDTH:8 // WDEPTH:10 // RWIDTH:8 // RDEPTH:10 // CLKS:2 // RESET_PN:RESET // RESET_POLARITY:0 // INIT_RAM:T // DEFAULT_WORD:0x00 // CASCADE:0 // WCLK_EDGE:RISE // RCLK_EDGE:RISE // WCLOCK_PN:WCLK // RCLOCK_PN:RCLK // PMODE2:1 // DATA_IN_PN:WD // WADDRESS_PN:WADDR // WE_PN:WEN // DATA_OUT_PN:RD // RADDRESS_PN:RADDR // RE_PN:REN // WE_POLARITY:0 // RE_POLARITY:0 // PTYPE:1 // _End_Comments_Single clocktimescale 1 ns/100 ps // Version: v11.9 SP6 11.9.6.7 module test_ram_2( WD, RD, WEN, REN, WADDR, RADDR, RWCLK, RESET ); input [7:0] WD; output [7:0] RD; input WEN; input REN; input [3:0] WADDR; input [3:0] RADDR; input RWCLK; input RESET; wire VCC, GND; wire GND_power_net1; wire VCC_power_net1; assign GND GND_power_net1; assign VCC VCC_power_net1; RAM4K9 #( .MEMORYFILE(test_ram_2_R0C0.mem) ) test_ram_2_R0C0 ( .ADDRA11(GND), .ADDRA10(GND), .ADDRA9(GND), .ADDRA8(GND), .ADDRA7(GND), .ADDRA6(GND), .ADDRA5(GND), .ADDRA4(GND), .ADDRA3(WADDR[3]), .ADDRA2(WADDR[2]), .ADDRA1(WADDR[1]), .ADDRA0(WADDR[0]), .ADDRB11(GND), .ADDRB10(GND), .ADDRB9(GND), .ADDRB8(GND), .ADDRB7(GND), .ADDRB6(GND), .ADDRB5(GND), .ADDRB4(GND), .ADDRB3(RADDR[3]), .ADDRB2(RADDR[2]), .ADDRB1( RADDR[1]), .ADDRB0(RADDR[0]), .DINA8(GND), .DINA7(WD[7]), .DINA6(WD[6]), .DINA5(WD[5]), .DINA4(WD[4]), .DINA3(WD[3]), .DINA2(WD[2]), .DINA1(WD[1]), .DINA0(WD[0]), .DINB8(GND), .DINB7(GND), .DINB6(GND), .DINB5(GND), .DINB4(GND), .DINB3(GND) , .DINB2(GND), .DINB1(GND), .DINB0(GND), .WIDTHA0(VCC), .WIDTHA1(VCC), .WIDTHB0(VCC), .WIDTHB1(VCC), .PIPEA(GND), .PIPEB(VCC), .WMODEA(GND), .WMODEB(GND), .BLKA(WEN), .BLKB(REN) , .WENA(GND), .WENB(VCC), .CLKA(RWCLK), .CLKB(RWCLK), .RESET( RESET), .DOUTA8(), .DOUTA7(), .DOUTA6(), .DOUTA5(), .DOUTA4(), .DOUTA3(), .DOUTA2(), .DOUTA1(), .DOUTA0(), .DOUTB8(), .DOUTB7( RD[7]), .DOUTB6(RD[6]), .DOUTB5(RD[5]), .DOUTB4(RD[4]), .DOUTB3(RD[3]), .DOUTB2(RD[2]), .DOUTB1(RD[1]), .DOUTB0(RD[0])); GND GND_power_inst1 (.Y(GND_power_net1)); VCC VCC_power_inst1 (.Y(VCC_power_net1)); endmodule // _Disclaimer: Please leave the following comments in the file, they are for internal purposes only._ // _GEN_File_Contents_ // Version:11.9.6.7 // ACTGENU_CALL:1 // BATCH:T // FAM:PA3LC // OUTFORMAT:Verilog // LPMTYPE:LPM_RAM // LPM_HINT:TWO // INSERT_PAD:NO // INSERT_IOREG:NO // GEN_BHV_VHDL_VAL:F // GEN_BHV_VERILOG_VAL:F // MGNTIMER:F // MGNCMPL:T // DESDIR:C:/Users/audit/Desktop/test/test2/smartgen\test_ram_2 // GEN_BEHV_MODULE:F // SMARTGEN_DIE:IS2X2M1 // SMARTGEN_PACKAGE:vq100 // AGENIII_IS_SUBPROJECT_LIBERO:T // WWIDTH:8 // WDEPTH:10 // RWIDTH:8 // RDEPTH:10 // CLKS:1 // CLOCK_PN:RWCLK // RESET_PN:RESET // RESET_POLARITY:0 // INIT_RAM:T // DEFAULT_WORD:0x00 // CASCADE:0 // WCLK_EDGE:RISE // PMODE2:1 // DATA_IN_PN:WD // WADDRESS_PN:WADDR // WE_PN:WEN // DATA_OUT_PN:RD // RADDRESS_PN:RADDR // RE_PN:REN // WE_POLARITY:0 // RE_POLARITY:0 // PTYPE:1 // _End_Comments_ping-pong bufferping-pong buffer的工作过程类似使用S阀门的混凝土泵所谓ping-pong buffer也就是定义两个buffer当有数据进来的时候负责写入buffer的进程就寻找第一个没有被占用而且可写的buffer进行写入写好之后将占用flag释放同时设置一个flag提示此buffer已经可读然后再接下去找另外一个可写的buffer写入新的数据。双RAM中的RAM完全可以只写一部分。比如对接收的数据进行校验与传输可以对第一帧数据进行收取的同时进行CRC计算同时边存入RAM。当第一帧的数据存储完成后即可切换另一个RAM进行存储(如果当前的CRC没有校验通过可以不切换到另外一个)。特性普通 FIFOPing-Pong Buffer (双缓冲)优势解读数据访问方式流式访问只能按顺序读读完即丢。块状/随机访问写入时可随机读写读取时可反复读取。Ping-Pong 适合处理“一帧”数据允许接收端对整块数据进行处理如 CRC 校验、FFT 变换。吞吐量 (并行性)半双工通常同一地址不能同时读写除非双口 RAM 逻辑复杂。全双工 (流水线)写 Buffer A 的同时读 Buffer B。Ping-Pong 实现了真正的并行处理读写互不干扰极大提升效率。数据保留易失性数据被读出后通常会弹出Pop无法回头再看。保持性数据在缓冲区中保持完整直到下一次被覆盖。适合需要重传或多次处理的场景如图像帧缓存。实现复杂度低只需要管理读写指针和空满标志。中/高需要管理状态机、切换逻辑和同步信号。FIFO 适合简单的数据流对接Ping-Pong 适合复杂的数据包处理。assign frame_correct CRC_correct frame_correct; assign frame_error CRC_error | frame_error; frame_check: begin // 情况 A: 当前帧校验正确 (CRC 和 帧尾都对) if (frame_correct) begin // 如果上一次写的是 RAM2 (或者地址跑到了 RAM2 的高位区域) if (RAM2_write_full) begin // 切换到 RAM1 state write_RAM1; // 下次写入目标设为 RAM1 frame1_write_complete 1b0; // 清除 RAM1 完成标志 (准备开始新写入) frame2_write_complete 1b1; // 置位 RAM2 完成标志 (通知外部读取 RAM2) frame2_data_length data_length; // 记录 RAM2 中这帧数据的长度 wraddress 10d0; // 重置写指针到 RAM1 的起始位置 (0) end else begin // 切换到 RAM2 // (隐含逻辑如果上次不是 RAM2那就是 RAM1) state write_RAM2; // 下次写入目标设为 RAM2 frame1_write_complete 1b1; // 置位 RAM1 完成标志 (通知外部读取 RAM1) frame2_write_complete 1b0; // 清除 RAM2 完成标志 frame1_data_length data_length; // 记录 RAM1 中这帧数据的长度 wraddress 10d258; // 重置写指针到 RAM2 的起始位置 (258) end end // 情况 B: 当前帧校验错误 (CRC 错 或 帧尾错) else begin // 错误处理策略覆盖写入 // 如果帧错了不切换 RAM而是让下一帧继续写入同一个 RAM覆盖掉这个错误的帧。 frame1_write_complete 1b0; frame2_write_complete 1b0; if (RAM2_write_full) begin // 上次在写 RAM2这次继续写 RAM2 (覆盖错误数据) state write_RAM2; wraddress 10d258; // 指针回到 RAM2 头部 end else begin // 上次在写 RAM1这次继续写 RAM1 (覆盖错误数据) state write_RAM1; wraddress 10d0; // 指针回到 RAM1 头部 end end endCGActel FPGA——RAM-two port入门操作如何在线调试 MicroSemi FPGA Synospsy Identify 简明使用指南