I2S 接口

I2SInter-IC Sound是飞利浦 1986 年制定的数字音频串行接口标准用于在芯片间如 Codec、DSP、ADC/DAC传输未压缩的 PCM 音频特点是时钟与数据分离、固定时序、低延迟、抗干扰强。基本信号线31 根标准 I2S 由 3 根必选 1 根可选信号组成信号别名功能频率关系SCK/BCLK位时钟每比特 1 个脉冲同步所有数据fBCLK​2⋅fs​⋅N立体声、N 位WS/LRCK帧 / 声道时钟0 左声道1 右声道fLRCK​fs​采样率SD串行数据音频数据补码MSB 优先单向SDIN/SDOUTMCLK可选主时钟给 Codec 的参考时钟通常256fs​fMCLK​256fs​/384fs​示例44.1kHz、16 位立体声 → BCLK1.4112MHzLRCK44.1kHz。时序与数据格式时序要点发送端常在下降沿输出数据接收端在上升沿采样。WS 切换后延迟 1 个 BCLK再发首比特MSB。数据位宽16/24/32bit不足位补零多余位截断。主从模式主设备输出 BCLK 与 LRCK如 Codec、MCU。从设备接收时钟仅发 / 收数据。总线仅 1 个主设备可 1 对 1 或 1 对多TDM 扩展。四种核心标准模式标准 I2S 模式最常用时序规则LRCK (WS) 翻转后延迟 1 个 BCLK 时钟才开始传输声道数据左声道LRCK 低电平右声道LRCK 高电平数据MSB 先行特点时序裕量大、抗干扰强主流音频 Codec、MCU 默认首选。左对齐模式Left-JustifiedLJ又称MSB 对齐模式时序规则LRCK 翻转瞬间立即开始发送声道数据无延迟 BCLK左声道LRCK 高电平右声道LRCK 低电平特点早期日系音频芯片常用很多高端 DAC / 功放兼容此模式。右对齐模式Right-JustifiedRJ时序规则LRCK 翻转后数据靠右对齐低位补空时钟采样数据靠右放置前面填充无效位特点多用于老式音频外设目前使用较少。PCM 短帧 / PCM 长帧模式也叫I2S-PCM 模式分为PCM 短帧LRCK 宽度仅1 个 BCLK脉冲常用于窄带语音对讲机、车载通话、蓝牙语音PCM 长帧LRCK 高 / 低电平持续整个声道周期适配工业语音采集、多路对讲本质是帧同步信号格式改造多用于语音而非 HiFi 音乐。四种模式关键时序对比表模式声道切换与数据起始左声道 LRCK典型用途标准 I2SLRCK 翻转 延迟 1 个 BCLK低手机 / 音箱 / 通用 Codec左对齐 LJLRCK 翻转 立即开始数据高日系 HIFI DAC右对齐 RJ数据右对齐、前置空 bit低老旧音频芯片PCM窄脉冲帧同步脉冲信号语音、通话扩展多声道模式TDM属于 I2S 接口硬件复用扩展很多 SoC/Codec 支持TDM 模式单根数据线利用时分复用支持4/8/16 声道音频应用车载多喇叭、全景声、专业调音台I2S时钟I2S 把时钟拆成 3 根独立信号本质是「分离不同频率、不同作用的时序」彻底规避音频抖动、串扰、采样错位保证无损高质量音频传输。1. BCLK 位时钟Bit Clock频率最高控制每一个音频比特的收发移位作用串行数据逐 bit 同步、移位、采样公式f_BCLK2*采样率 *位宽场景16bit/24bit/32bit 任意位宽灵活适配2. LRCK 声道帧时钟Left/Right Clock频率 采样率44.1k/48k作用区分左声道 / 右声道做帧同步没有它收发端分不清当前是左还是右数据立体声错乱3. MCLK 主时钟Master Clock256fs/384fs低频参考时钟不参与串行数据传输作用给 Codec/DAC/ADC 内部 PLL、模数转换、滤波、采样时钟基准没有它模拟电路采样时钟漂移底噪、失真、破音关键区别信号作用域用途是否可省BCLK数字传输域逐 bit 串行移位不可省LRCK数字传输域左右声道帧同步不可省MCLK模拟 CODEC 内核采样基准、PLL、滤波部分芯片可内部生成建议必接多时钟线的关键原因2S 把时钟拆成 3 根独立信号本质是「分离不同频率、不同作用的时序」彻底规避音频抖动、串扰、采样错位保证无损高质量音频传输。多时钟分离架构专门为无损立体声音频设计。BCLK管每一位数据移位LRCK管左右声道分界MCLK管 Codec 模拟采样基准多时钟分离 频率解耦 降低抖动 强弱电隔离 通用适配所有音频设备。1. 频率差异巨大无法复用MCLK十几 MHz 级BCLK1~3MHz 级LRCK几十 kHz 级三种频率差几百倍单一时钟无法同时满足移位、帧同步、模拟采样基准。2. 分离时钟 → 极低抖动高音质如果像 UART/SPI 只用一根时钟数据、帧、采样时钟混叠时序抖动 Jitter 变大音频会出现底噪、爆音、失真、频响劣化I2S 分离设计数字传输时钟 模拟采样时钟完全隔离是 HiFi 音频刚需。3. 解耦设计兼容性极强BCLK 只管「比特移位」LRCK 只管「声道分界」MCLK 只管「Codec 内部工作基准」任意参数独立配置位宽改 16/24/32bit、换采样率、切换 I2S/LJ/RJ 模式互不影响。4. 避免数据与时钟串扰单时钟 单线数据高速切换容易产生电磁干扰 EMI信号反射、时序建立 / 保持时间不足多时钟分组布线可做差分 / 等长 / 隔离布线抗干扰更强。5. 满足「数字传输 模拟转换」双需求MCU/SoC 只负责数字串行传输BCLKLRCKCodec 内部 DAC/ADC 需要高精度低频基准MCLK两类电路时序需求完全不同必须分开。MCLK核心作用BCLK、LRCK 用来传数字音频数据MCLK 给 CODEC 内部模拟 / 采样电路做基准时钟MCLK 不参与 I2S 串行数据收发时序没有它也能发 I2S 数字波形但不能正常录音 / 放音。BCLK/LRCK 管数字数据搬运MCLK 管 CODEC 耳朵和嘴巴ADC/DAC 采样是音频模拟电路的心脏时钟。1. 为 ADC/DAC 提供采样时钟基准CODEC 模数转换、数模转换不是靠 BCLK而是靠 MCLK 分频得到精准采样时钟。控制采样率精度44.1k/48k/96k决定 ADC/DAC 转换节奏无 MCLK → 采样时钟漂移 → 声音变速、失真、变调。2. 内部 PLL 倍频 / 分频源音频 CODEC 内部PLL、时钟树、滤波单元、运算放大器偏置电路都需要一个稳定、低抖动的外部参考时钟。MCLK 是整个音频模拟域的时钟根。3. 控制音频滤波、降噪电路CODEC 内置数字滤波、抗混叠滤波器、PGA 增益控制电路全部需要同步时钟才能正常工作MCLK 异常 → 底噪、电流声、爆音、杂音。4. 保证音频低抖动、高保真BCLK 是高速数字移位时钟抖动大MCLK 一般由高精度晶振 / SoC 专属音频时钟域输出jitter 极低。用它做模拟侧基准是 HiFi 音质的关键。5. 驱动 CODEC 内部外设包括麦克风偏置电路时钟耳机放大、线路输出驱动时序内部电源管理时序没有 MCLK 会出现什么现象能抓到正常 I2S 波形但是没声音声音沙哑、慢速、变调持续电流噪音、爆音、底噪严重录音失真、采样率异常现代 SoC 「内部 MCLK」很多新款 CODEC/MCU 支持内部 RC 振荡器 / PLL 自生 MCLK可以省掉外部 MCLK 接线但时钟精度差抖动大只适合低端语音不适合音乐播放MCLK 频率MCLK 不是随便设的必须是采样率 f_s 的整数倍行业叫音频主时钟倍率行业固定标准倍频 M音频 CODEC、DAC、ADC 硬件只认这几套标准256× 最常用默认标配384× 高清音频128× / 512× 老款 / HiFi 设备为什么必须固定倍数CODEC 内部要对 MCLK 做精准分频生成采样时钟、滤波器时钟、PLL 参考时钟非标准倍数会分频错乱、杂音、跑调。举例计算MCLK 与 BCLK、LRCK 完整时钟关系MCLK 频率的确定流程先确定产品采样率通话→8k/16k音乐→44.1k/48k高清→96k/192k查阅 CODEC 手册选定倍频 M绝大多数芯片默认推荐256×计算出标准 MCLK 频率SoC / 外部晶振 输出对应精准时钟高端外部专用音频晶振12.288MHz、11.2896MHz嵌入式SoC 内部 PLL 倍频生成为什么不能随便写一个 MCLKCODEC 内部分频器是整数分频非标准频率→小数分频→时钟抖动 Jitter 暴增采样时钟不准 → 声音语速变快 / 变慢、变调、底噪数字滤波器、抗混叠电路工作异常爆音破音核心优势时钟 / 数据分离无码间串扰低抖动、高音质。硬件同步无需软件时序控制低延迟、实时性好。结构简洁3 线制PCB 布线简单成本低。全双工可同时收发如智能音箱录音 放音。多声道扩展用 TDM 模式可传 4/8/16 声道。典型应用消费电子手机 / 平板 Codec、蓝牙音箱、智能手表。嵌入式Linux/MCU 音频如 STM32、ESP32、全志。专业音频录音棚 ADC/DAC、数字调音台、Hi-Fi 播放器。车载车机与功放、多扬声器系统。I2S vs 常见接口接口用途连线数延迟音质I2S芯片间 PCM 音频3~4极低高无损SPDIF设备间数字音频光纤 / 同轴1低高无损PDM单麦克风如 MEMS2低一般USB Audio通用音频设备4较高高