手把手教你用Verilog在FPGA上实现一个能‘跑起来’的单周期CPU（附完整代码与测试）

从零构建FPGA可运行的单周期CPU完整开发指南与实战测试在数字逻辑与计算机体系结构的学习中没有什么比亲手实现一个能实际运行的CPU更令人兴奋了。本文将带你从Verilog代码编写开始逐步构建一个完整的单周期CPU系统最终在FPGA开发板上看到它执行指令、控制LED的实机运行效果。不同于理论讲解我们聚焦于工程实现细节——如何设计内存映射的IO接口、如何编写测试程序、以及如何解决下板调试中的典型问题。1. 单周期CPU核心设计基础单周期CPU的特点是每条指令在一个时钟周期内完成所有操作——取指、译码、执行、访存和写回。这种设计虽然效率不高但结构清晰是理解CPU工作原理的理想起点。1.1 关键模块划分我们的CPU将采用经典的MIPS32指令集子集包含以下核心组件module mips_core( input wire clk, input wire rst, output wire [31:0] instAddr, input wire [31:0] instruction, output wire romCe, output wire memCe, output wire memWr, output wire [31:0] memAddr, input wire [31:0] rdData, output wire [31:0] wtData ); // 寄存器文件、ALU、控制单元等内部信号 // ... endmodule数据通路设计要点寄存器文件32个32位通用寄存器零号寄存器硬连线为0ALU支持加、减、与、或、移位等基本运算控制单元根据指令操作码生成各模块控制信号1.2 指令集实现策略我们首先实现以下基本指令类型指令类型示例指令操作码/功能码R型add, sub, and0x00 功能码I型lw, sw, addi独立操作码J型j, jal独立操作码控制信号真值表示例always (*) begin case(opcode) 6b000000: begin // R-type regDst 1; aluSrc 0; memToReg 0; // ...其他控制信号 end 6b100011: begin // lw regDst 0; aluSrc 1; // ... end // 其他指令解码 endcase end2. 构建完整SoC系统单纯的CPU核心无法独立工作需要与存储器和外设组成系统才能执行实际任务。我们的SoC架构包含------------- ------------- ------------- | 指令存储器 |-----| CPU |-----| 数据存储器 | ------------- ------------- ------------- | v ------------- | IO设备 | -------------2.1 内存映射IO设计为了实现CPU与FPGA外设如LED、开关的交互我们采用统一编址方式将外设寄存器映射到特定内存地址范围define LED_ADDR 32h7000_0040 define SWITCH_ADDR 32h7000_0010 module memory_io_controller( input wire memCe, input wire memWr, input wire [31:0] addr, input wire [31:0] wtData, output reg [31:0] rdData, output wire ramCe, output wire ioCe, // 物理接口 input wire [1:0] switches, output reg [15:0] leds ); assign ramCe (addr 32h4000_0000) ? memCe : 0; assign ioCe (addr 32h7000_0000) ? memCe : 0; always (*) begin if (ioCe !memWr) begin case(addr) SWITCH_ADDR: rdData {30b0, switches}; default: rdData 32b0; endcase end end always (posedge clk) begin if (ioCe memWr addr LED_ADDR) leds wtData[15:0]; end endmodule2.2 时钟与复位处理FPGA板载时钟通常频率较高如100MHz而我们的单周期CPU可能只需要几MHz的时钟。需要添加时钟分频模块module clk_div( input clk, input rst, output reg clk_cpu ); reg [31:0] counter; always (posedge clk or posedge rst) begin if (rst) begin counter 0; clk_cpu 0; end else begin if (counter 24) begin // 分频系数 counter 0; clk_cpu ~clk_cpu; end else counter counter 1; end end endmodule注意复位信号必须正确初始化所有寄存器特别是PC寄存器应指向第一条指令地址通常是0x000000003. 指令存储器与测试程序3.1 指令存储器实现我们使用FPGA的Block RAM资源实现指令存储器初始化时加载测试程序module inst_mem( input wire ce, input wire [31:0] addr, output reg [31:0] inst ); reg [31:0] mem [0:1023]; always (*) begin if (ce) inst mem[addr[11:2]]; // 按字寻址 else inst 32b0; end initial begin // 测试程序读取开关状态输出到LED mem[0] 32h3c017000; // lui $1, 0x7000 mem[1] 32h34210010; // ori $1, $1, 0x0010 mem[2] 32h3c027000; // lui $2, 0x7000 mem[3] 32h34420040; // ori $2, $2, 0x0040 // 循环读取开关并写入LED mem[4] 32h8c230000; // loop: lw $3, 0($1) mem[5] 32hac430000; // sw $3, 0($2) mem[6] 32h08000004; // j loop end endmodule3.2 测试程序设计要点有效的测试程序应验证数据通路正确性算术/逻辑运算控制流指令分支/跳转存储器访问load/storeIO操作外设读写典型测试模式开关输入→LED输出验证数据搬运功能斐波那契数列计算验证算术运算和循环控制内存填充测试验证存储器接口4. FPGA实现与下板调试4.1 Vivado工程设置创建新工程选择正确的FPGA器件型号如Xilinx Artix-7 xc7a35t添加所有Verilog源文件设置约束文件.xdc指定引脚分配# 时钟引脚 set_property PACKAGE_PIN P17 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports clk] # 复位引脚连接至开关 set_property PACKAGE_PIN P3 [get_ports rst] set_property IOSTANDARD LVCMOS33 [get_ports rst] # LED输出引脚 set_property PACKAGE_PIN F6 [get_ports {led[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[0]}] # ...其他LED引脚类似定义 # 开关输入引脚 set_property PACKAGE_PIN P5 [get_ports {sw[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {sw[0]}]4.2 常见调试问题解决问题1系统无反应检查复位信号是否有效通常需要先置位再释放用SignalTap或ILA核抓取关键信号PC值、指令字问题2LED显示不正确确认引脚分配与实际硬件连接一致检查内存映射地址是否正确验证时钟分频系数是否合适问题3综合时出现警告未连接的输入端口应赋予默认值确保所有寄存器变量在复位时有明确初始值4.3 实机测试案例成功下板后我们可以通过开关输入不同组合观察LED输出开关组合预期LED输出说明000x0000全灭010x5555交替亮灭100xAAAA与01相反交替110xFFFF全亮实现这一效果的关键是测试程序循环读取开关状态并写入LED寄存器展示了CPU如何通过内存映射IO与外部设备交互。