30.【Verilog】Verilog 除法器设计

第一步分析与整理Verilog 除法器设计1. 除法器原理定点与十进制竖式除法类似以 27 ÷ 5 为例二进制取被除数高位与除数同宽如 3bit与除数比较。若 ≥ 除数商为 1相减得余数否则商为 0余数为被除数高位本身。将余数与被除数下一 bit 拼接成新数再次与除数比较得到下一位商。重复直至所有 bit 处理完毕。注意商的位宽与被除数相同除数可能为 1。第一步比较时被除数高位应取与被除数最高位对齐的 1bit例如 27 的二进制11011取最高位1扩展为001与101比较。设计采用流水线延迟周期数等于被除数位宽。2. 单步运算单元divider_cell功能完成一位商的判断和余数计算并传递中间结果。输入/输出dividend当前步的“部分被除数”宽为M1位比除数多 1 位防止溢出divisor除数M 位merchant_ci来自上一级的商累积值含扩展位dividend_ci原始被除数的剩余低位用于下一级拼接输出merchant移位累加后的商、remainder当前步余数、dividend_kp/divisor_kp传递原始值、rdy有效标志核心逻辑若dividend {1b0, divisor}→ 商位1新余数 dividend - divisor否则商位0余数不变商累加merchant (merchant_ci 1) | 商位// parameter M means the actual width of divisormodule divider_cell #(parameter N5,parameter M3)(input clk,input rstn,input en,input[M:0]dividend,input[M-1:0]divisor,input[N-M:0]merchant_ci,//上一级输出的商input[N-M-1:0]dividend_ci,//原始除数output reg[N-M-1:0]dividend_kp,//原始被除数信息output reg[M-1:0]divisor_kp,//原始除数信息output reg rdy,output reg[N-M:0]merchant,//运算单元输出商output reg[M-1:0]remainder//运算单元输出余数);always (posedge clk or negedge rstn)beginif(!rstn)begin rdyb0;merchantb0;remainderb0;divisor_kpb0;dividend_kpb0;endelseif(en)begin rdy1b1;divisor_kpdivisor;//原始除数保持不变dividend_kpdividend_ci;//原始被除数传递if(dividend{1b0,divisor})begin merchant(merchant_ci1)1b1;//商为1remainderdividend-{1b0,divisor};//求余endelsebegin merchantmerchant_ci1;//商为0remainderdividend;//余数不变end end// if (en)elsebegin rdyb0;merchantb0;remainderb0;divisor_kpb0;dividend_kpb0;end end endmodule3. 顶层流水线除法器divider_man参数N被除数位宽M除数位宽内部N_ACT MN-1扩位防止中间溢出结构首级单元用被除数最高 1bit 扩展为{Mb0, dividend[N-1]}作为初始 dividendmerchant_ci为 0。之后串联N_ACT-M个单元即被除数总位数减除数位宽每个单元的上一步余数与原始被除数的下一位拼接作为新 dividend。最后一级输出为最终商和余数。使用generate例化多级。//parameter N means the actual width of dividend//using 29/55...4module divider_man #(parameter N5,parameter M3,parameter N_ACTMN-1)(input clk,input rstn,input data_rdy,//数据使能input[N-1:0]dividend,//被除数input[M-1:0]divisor,//除数output res_rdy,output[N_ACT-M:0]merchant,//商位宽Noutput[M-1:0]remainder);//最终余数wire[N_ACT-M-1:0]dividend_t[N_ACT-M:0];wire[M-1:0]divisor_t[N_ACT-M:0];wire[M-1:0]remainder_t[N_ACT-M:0];wire[N_ACT-M:0]rdy_t;wire[N_ACT-M:0]merchant_t[N_ACT-M:0];//初始化首个运算单元divider_cell #(.N(N_ACT),.M(M))u_divider_step0(.clk(clk),.rstn(rstn),.en(data_rdy),//用被除数最高位 1bit 数据做第一次单步运算的被除数高位补0.dividend({{(M){1b0}},dividend[N-1]}),.divisor(divisor),.merchant_ci({(N_ACT-M1){1b0}}),//商初始为0.dividend_ci(dividend[N_ACT-M-1:0]),//原始被除数//output.dividend_kp(dividend_t[N_ACT-M]),//原始被除数信息传递.divisor_kp(divisor_t[N_ACT-M]),//原始除数信息传递.rdy(rdy_t[N_ACT-M]),.merchant(merchant_t[N_ACT-M]),//第一次商结果.remainder(remainder_t[N_ACT-M])//第一次余数);genvar i;generatefor(i1;iN_ACT-M;ii1)begin:sqrt_stepx divider_cell #(.N(N_ACT),.M(M))u_divider_step(.clk(clk),.rstn(rstn),.en(rdy_t[N_ACT-M-i1]),.dividend({remainder_t[N_ACT-M-i1],dividend_t[N_ACT-M-i1][N_ACT-M-i]}),//余数与原始被除数单bit数据拼接.divisor(divisor_t[N_ACT-M-i1]),.merchant_ci(merchant_t[N_ACT-M-i1]),.dividend_ci(dividend_t[N_ACT-M-i1]),//output.divisor_kp(divisor_t[N_ACT-M-i]),.dividend_kp(dividend_t[N_ACT-M-i]),.rdy(rdy_t[N_ACT-M-i]),.merchant(merchant_t[N_ACT-M-i]),.remainder(remainder_t[N_ACT-M-i]));end// block: sqrt_stepxendgenerate assign res_rdyrdy_t[0];assign merchantmerchant_t[0];//最后一次商结果作为最终的商assign remainderremainder_t[0];//最后一次余数作为最终的余数endmodule4. Testbench 与仿真timescale1ns/1ns module test;parameter N5;parameter M3;reg clk;reg rstn;reg data_rdy;reg[N-1:0]dividend;reg[M-1:0]divisor;wire res_rdy;wire[N-1:0]merchant;wire[M-1:0]remainder;//clockalways begin clk0;#5;clk1;#5;end//driverinitial begin rstn1b0;#8;rstn1b1;#55;(negedge clk);data_rdy1b1;dividend25;divisor5;#10;dividend16;divisor3;#10;dividend10;divisor4;#10;dividend15;divisor1;repeat(32)#10dividenddividend1;divisor7;repeat(32)#10dividenddividend1;divisor5;repeat(32)#10dividenddividend1;divisor4;repeat(32)#10dividenddividend1;divisor6;repeat(32)#10dividenddividend1;end//对输入延迟便于数据结果同周期对比完成自校验reg[N-1:0]dividend_ref[N-1:0];reg[M-1:0]divisor_ref[N-1:0];always (posedge clk)begin dividend_ref[0]dividend;divisor_ref[0]divisor;end genvar i;generatefor(i1;iN-1;ii1)begin always (posedge clk)begin dividend_ref[i]dividend_ref[i-1];divisor_ref[i]divisor_ref[i-1];end end endgenerate//自校验reg error_flag;always (posedge clk)begin #1;if(merchant*divisor_ref[N-1]remainder!dividend_ref[N-1]res_rdy)beginb//testbench 中可直接用乘号而不考虑运算周期error_flag1b1;endelsebegin error_flag1b0;end end//module instantiationdivider_man #(.N(N),.M(M))u_divider(.clk(clk),.rstn(rstn),.data_rdy(data_rdy),.dividend(dividend),.divisor(divisor),.res_rdy(res_rdy),.merchant(merchant),.remainder(remainder));//simulation finishinitial begin forever begin #100;if($time10000)$finish;end end endmodule// test产生多个随机测试向量输入到除法器。用移位寄存器链延迟输入以便与输出对齐进行自校验。校验条件merchant * divisor_ref[N-1] remainder dividend_ref[N-1]仿真结果输入后经过 N 个时钟周期开始输出之后每周期输出一个正确结果流水工作。第二步费曼教学法 – 通俗讲解除法器设计今天讲的是如何用硬件实现除法以及一个经典的流水线除法器设计。硬件除法和我们小学学的竖式除法几乎一样只不过换成二进制。我会用“分糖果”的比喻帮你理解这个过程。一、二进制竖式除法长什么样以 27 ÷ 5 为例27 110115 101看被除数的最高 3 位110十进制 6≥1015? 是→商最高位1余数 110-1011。余数后面再接被除数下一位1变成113。11 101 → 商下一位0余数不变仍为 11接下一个被除数位1→ 1117。111 ≥ 101 → 商位1余数111-101102接最后一个被除数位0→ 1004等等这里注意最后一步需取全位。实际上要处理完所有被除数位商的位数等于被除数位数。总结每一步我们比较“当前余数下一位”与除数决定商的一 bit并更新余数。二、为什么用流水线除法本身是串行的每一步依赖上一步的结果。如果用状态机串行计算每输入一个被除数需要 N 个时钟周期才能出结果吞吐率低。流水线除法器把每一位的判断做成独立的硬件级每一级只做一位比较然后传递给下一级。这样当第一级正在处理第1个数据时第二级可以同时处理第0个数据的下一位…… 最终每个时钟都能输出一个结果延迟 N 个周期后。三、单步单元里做了什么divider_cell就是一级流水输入当前“部分被除数”比除数宽1位确保相减不借位、除数、上一级的累积商、原始被除数的低位数据。判断dividend divisor吗是商 bit1新余数 dividend - divisor否商 bit0新余数 dividend。输出更新后的商左移1位再bit、新余数以及传递给下一级的原始除数和被除数低位。注意dividend的宽度 M1因为余数最大可能接近 2*除数-1直接用 M1 位避免溢出。四、顶层如何串联第一级取被除数的最高位1bit左边补 M 个 0得到 M1 位的初始 dividend。同时传递被除数剩余低位。第二级第一级的余数M 位与原始被除数的次高位拼接成新的 dividendM1 位如此类推。最后一级输出最终的商和余数。总共需要N 级N 被除数位宽。每级一个时钟所以延迟 N 周期。五、为什么这样设计可参数化被除数位数 N 和除数位数 M 可配置适应不同位宽。流水化高吞吐量适合大量连续除法运算。结构规整易于综合和时序收敛。六、验证要点功能正确性每个输出满足商×除数余数 被除数。流水延迟第一个结果在 N 周期后出现之后每周期一个。边界条件除数为 0应避免输入除数为 1被除数最大/最小值等。资源评估检查综合后寄存器数量N 级每级多个寄存器。第三步详解示例 – 使用流水线除法器并验证下面给出一个完整的示例包含如何使用该除法器模块以及一个简化的 testbench 来理解其行为。示例计算 4bit 被除数除以 3bit 除数假设被除数dividend为 4bit0~15除数divisor为 3bit1~7。我们例化divider_manN4M3。// testbench 片段 timescale 1ns/1ps module tb_divider; reg clk, rstn, data_rdy; reg [3:0] dividend; reg [2:0] divisor; wire res_rdy; wire [3:0] merchant; wire [2:0] remainder; // 时钟 always #5 clk ~clk; // 例化 divider_man #(.N(4), .M(3)) u_div ( .clk(clk), .rstn(rstn), .data_rdy(data_rdy), .dividend(dividend), .divisor(divisor), .res_rdy(res_rdy), .merchant(merchant), .remainder(remainder) ); // 产生激励 initial begin clk 0; rstn 0; data_rdy 0; #10 rstn 1; #10 data_rdy 1; dividend 4d15; divisor 3d4; #10; dividend 4d10; divisor 3d3; #10; dividend 4d5; divisor 3d2; #10; data_rdy 0; repeat(10) #10; $finish; end // 监控输出 initial begin $monitor(Time%0t res_rdy%b merchant%0d remainder%0d, $time, res_rdy, merchant, remainder); end endmodule运行后你会看到前 4 个时钟无输出第 5 个时钟开始输出 15/43 余 3接着输出 10/33 余 15/22 余 1。理解关键当data_rdy变高后数据进入第一级流水。之后每过一周期数据向后推一级。4 级后第一个结果出现在res_rdy为高时。你可以连续输入多笔数据只要大于等于 4 个周期间隔就能实现流水。工作中如何应用何时用需要高吞吐量的整数除法如数字信号处理中的某些归一化、坐标转换。性能权衡流水级数 被除数位宽延迟和面积随位宽线性增长。对于很少调用的除法可以用迭代法状态机节省面积。替换方案如果除数是常数通常用乘法器乘以倒数代替除法更高效。本设计的通用除法器适用于动态除数。学习建议手动仿真纸上模拟 4 位除法器的流水过程画波形。修改参数尝试不同的 N 和 M观察资源变化和延迟。编写自校验像原文那样用merchant*divisorremainder检查输出。对比非流水写一个状态机实现串行除法对比吞吐率和面积。常见错误与注意事项除数不能为 0testbench 中需避免。商的位宽可能为 N被除数位宽但实际最高位可能为 0输出仍保留完整宽度。流水线首级输入数据要连续不能有大间隔否则流水线会“断流”。综合时注意设置时钟频率确保单级组合逻辑一次比较减法能在周期内完成。总结硬件除法器就是竖式除法的硬件流水线。每一级相当于一个老师在批改一位商的答案然后传递给下一个老师。虽然整个批改过程延迟长但学生们可以连续交卷老师们流水作业总吞吐率很高。作为验证工程师你要确保每一级的“老师”不判错还要检查“交接本”寄存器不丢失数据。理解了这个设计你就掌握了流水线和算术单元设计的基础。遇到类似需要高吞吐的数学运算就可以举一反三。