【SI_DP2.0 01】一文深入了解DP2.0

1. DP概述1.1. DP版本演进版本发布年份核心速率关键技术/新增功能工程意义DP 1.02006单通道 2.7GbpsRBR/HBR初代标准替代VGA/DVI支持音视频同步传输奠定DP基础架构定义Main-Link/AUX/HPD三层DP 1.1a2007同上加入HDCP 1.3内容保护提升兼容性解决版权保护问题推动消费电子普及DP 1.22010单通道 5.4GbpsHBR2MST多流传输支持miniDP接支持4K60Hz4通道单接口驱动多屏成为专业多屏方案的标准DP 1.32014单通道 8.1GbpsHBR3速率翻倍至HBR3支持5K60Hz/8K30HzRAW格式传输、CEC透传带宽大幅提升开始适配高分辨率显示器DP 1.42016同DP 1.3HBR3DSC 1.2压缩技术FEC前向纠错HDR元数据静态/动态支持8K60Hz需DSC解决高分辨率传输瓶颈DSC成为高刷/高分辨率标配DP 1.4a2018同DP 1.3HBR3勘误优化链路训练/DSC实现提升雷电3/Type-C Alt模式兼容性大幅提升实际设备互操作性是消费级主流版本DP 2.02019单通道 10/13.5/20GbpsUHBR10/13.5/20128b/132b高效编码效率97%强制DSC支持Panel Replay低功耗模式UHBR电气规范FFE/CTLEDFE原生MST统一映射架构级升级总带宽达9670MBps原生支持8K60Hz/10KDP 2.12022同DP 2.0适配USB4/Type-C 2.1标准新增UHBR 10/13.5/20线缆认证规范优化电源管理与EMI指标完善高速线缆生态成为Type-C全功能接口的核心标准1.2. DP PHY架构1. 源端 vs 接收端的对称性DP Source Device源设备数据从链路层到 PHY 逻辑子块再到 PHY 电气子块最终转换为物理信号发出。DP Sink Device接收设备物理信号先进入 PHY 电气子块再到 PHY 逻辑子块最后传递给链路层处理。2. 层级关系System Software / Applications Interface系统软件/应用接口是数据的来源如显卡输出、主机应用。Link Layer负责数据的打包、成帧、错误校验等逻辑处理和PHY层解耦独立于电气特性。PHY Layer Logical Sub-block逻辑子块负责链路层数据的编码如8b/10b、128b/132b、同步、加扰等处理是“数字部分”。PHY Layer Electrical Sub-block电气子块负责将数字符号转换为差分信号、驱动输出、接收均衡CTLE/DFE、时钟恢复CDR等是“模拟/硬件部分”。中间的差分线DP Main-Link 物理通道通常是1/2/4 lane差分对是实际传输信号的介质。2. DP物理层2.1. 物理层接口信号信号/通道物理信号类型信号名称核心功能关键要求DP_PWR / DP_PWR_RETURN电源引脚DP_PWR、DP_PWR_RETURN为连接的设备如接收端、无源配件供电源设备/自供电分支设备必须供电非自供电分支设备无需供电HPD热插拔检测单端信号HPD检测下游设备连接状态并作为中断信号上下游设备都需涓流供电省电状态下也需在 1ms 内响应 AUX 信号AUX_CH辅助通道差分对AUX_CH_P、AUX_CH_N传输链路配置、DPCD/EDID 读写、设备管理命令上下游设备都需涓流供电支持上游设备检测的设备需监测线上直流电压Main-Link主链路差分对最多4对ML_Lane_x_P、ML_Lane_x_Nx0~3传输音视频主数据流差分信号AC 耦合100Ω 差分阻抗2.2. 测试点测试点位置/定义翻译用途/解读TP1位于发送端设备的引脚处。芯片/器件级 TX 原始信号测试点直接测量 TX 引脚输出的信号质量。TP2位于测试点转接板TPA的测试接口上尽可能靠近 DP 源设备的连接器。源设备TX一致性测试点测量 TX 输出经过连接器后的信号是官方标准眼图、抖动测试点。TP2带插头的被测件DUT的接收端 JTOL抖动容限信号注入点。用于 TX 设备接收端抖动容限测试的信号注入点。TP2_CTLE带插头的被测件DUT的接收端抖动容限校准与测试接口点。接收端 CTLE连续时间线性均衡校准与测试的专用接口点。TP3位于测试点转接板TPA的测试接口上尽可能靠近 DP 接收设备的连接器。接收设备RX一致性测试点测量经过线缆和连接器后的输入信号质量。TP3用于向 DP 接收设备插座型 DUT注入信号的测试点。接收端信号注入点用于注入已知信号来测试 RX 的均衡与解码能力。TP3_EQ使用定义的线缆模型应用均衡器的 TP3 测试点。包含两种线缆模型• 最坏情况线缆模型• 零长度、零损耗线缆模拟实际线缆损耗评估 RX 均衡器对最差信道条件的补偿能力。TP3_CTLE使用定义的线缆模型并应用 CTLE 后的 TP3 测试点。测试 RX 的 CTLE 均衡器在实际信道条件下的性能。TP3_DFE使用定义的线缆模型并应用 CTLEDFE判决反馈均衡后的 TP3 测试点。测试 RX 完整均衡链CTLEDFE在最差信道条件下的整体性能。TP4位于接收端设备的引脚处。芯片/器件级 RX 输入信号测试点直接测量 RX 引脚收到的信号。TPRX位于接收端 IC 的焊盘处。接收端芯片级的最内层测试点靠近硅片焊盘。TPRX_CTLE使用定义的线缆模型和 DPRX 设备模型并应用 CTLE 后的 TPRX 测试点。接收端芯片级 CTLE 性能的仿真/测试点。TPRX_DFE使用定义的线缆模型和 DPRX 设备模型并应用 CTLEDFE 后的 TPRX 测试点。接收端芯片级完整均衡链CTLEDFE性能的仿真/测试点。3. DP Link training3.1. 训练目的链路训练是 Source源设备和 Sink接收设备之间通过 AUX 通道协商在 Main-Link 上建立稳定、低误码传输链路的过程。目标确定最优的 速率HBR3/UHBR10/13.5/20、Lane 数1/2/4、均衡参数保证链路误码率满足标准要求。前提设备上电/热插拔后HPD 信号触发Source 通过 AUX 读取 Sink 的能力信息然后发起训练。3.2. 链路训练流程1. DP链路训练共4个阶段阶段阶段名称核心目标Source源设备关键动作Sink接收设备关键动作DPCD 寄存器交互/状态反馈备注0链路初始化与配置设备连接检测协商链路基础能力1. 检测 HPD 事件插入/中断2. 通过 AUX 读取 Sink 的能力寄存器速率、Lane 数、均衡/DSC/FEC 支持3. 选择初始速率和 Lane 数写入 / 寄存器1. 保持 HPD 信号有效Asserted2. 响应 Source 的 AUX 读写请求读取Sink 能力区写入链路配置区此阶段 AUX 通道必须正常工作是后续训练的前提1时钟恢复Clock Recovery, CR让 Sink 的 CDR 锁定 Source 发送的训练序列建立时钟同步1. 在所有配置的 Lane 上发送 TP1Training Pattern 12. 轮询 状态位直到所有 Lane 完成 CR1. 检测 TP1 序列调整 CDR 参数2. 完成时钟锁定后置位 状态位读取写入无仅发送 TP1TP1 是固定伪随机序列专为 CDR 锁定设计2通道均衡Channel Equalization, EQ补偿线缆损耗打开接收眼图优化链路误码率1. 在所有 Lane 上发送 TP2Training Pattern 22. 读取 Sink 的均衡反馈调整发送端均衡参数预加重/FFE 预设值3. 轮询 和 状态位1. 调整 CTLE/DFE 接收均衡器2. 完成均衡后置位 状态位3. 上报链路锁定状态和误码情况读取、链路状态写入发送端均衡参数UHBR 速率下此阶段会额外验证 FEC 锁定状态3链路确认与数据传输完成训练进入正常数据传输模式1. 发送 命令2. 可选使能 FEC/DSC3. 开始传输视频/音频主数据流4. 持续监控链路状态必要时触发1. 确认链路训练完成2. 切换到正常接收模式准备处理主链路数据3. 持续检测链路质量异常时可通过 HPD 中断请求重训练写入使能 FEC/DSC读取链路状态是训练后的动态微调非强制步骤2. 同时DP2.0的UHBR速率对链路训练做了增强流程核心变化如下维度传统速率RBR/HBR/HBR2/HBR3UHBR 速率10/13.5/20编码8b/10b128b/132b训练序列TP1/TP2扩展的训练序列支持更高的时钟恢复和均衡精度发送端均衡预加重Pre-emphasis3-tap FFE前馈均衡16 档预设值接收端均衡CTLE 简单 DFE增强型 CTLE 多抽头 DFE配合线缆模型校准FEC可选仅 HBR3强制支持 RS(198,194) FEC链路训练时间固定流程增加链路质量评估阶段确保误码率满足 UHBR 要求3. 链路训练符号模式模式编号用途Purpose名称/序列定义Name对应链路训练阶段TPS1锁定接收端DPRX的时钟恢复电路CDR重复发送未加扰的D10.2字符阶段 1时钟恢复CRTPS2设置均衡、确定符号边界、实现通道间对齐完成INTERLANE_ALIGN_DONE序列K28.5-D11.6K28.5D11.6D10.2重复4次均未加扰阶段 2通道均衡EQTPS3设置均衡、确定符号边界、实现通道间对齐完成INTERLANE_ALIGN_DONE包含K28.5D10.2D30.3等字符的复杂序列均未加扰阶段 2通道均衡EQ增强型TPS4设置均衡、确定符号边界、实现通道间对齐完成INTERLANE_ALIGN_DONE与 PHY CTS 中定义的CP2520 Pattern 3相同序列包含 ,K28.0-K28.5-K28.5等加扰并经过 8b/10b 编码后发送阶段 2通道均衡EQ高速/高要求场景