fpga开发过程中遇到的一些小问题

vivado开发过程中的一些error1、[Chipscope 16-213] The debug port u_ila_0/probe13 has 28 unconnected channels (bits). This will cause errors during implementation.2、ERROR: [Labtools 27-3312] Data read from hw_ila [hw_ila_1] is corrupted. Unable to upload waveform.3、ADC采样信号4、ADC采样数据是有符号数还是无符号数5、vivado查看资源占用情况6、set_false_path7、ERROR: [Labtools 27-1972] Mismatch between the design programmed into the device xc7k325t (JTAG device index 0) and the probes file path/impl_6/debug_nets.ltx.8、[Synth 8-6859] multi-driven net9、[Opt 31-66] Net ila0/inst/ila_core_inst/TRIGGER_I[82] is driverless and is driving the D pin of shifted_data_in_reg[7][82]_srl8. If the entire cell is not removed or a driver added to the net, this will trigger an error after the design has been optimized.10、xilinx文档下载显示文档已被移动或删除11、ERROR: [Labtools 27-2269] No devices detected on target localhost:3121/xilinx_tcf/Digilent/210512180081.12、ERROR: [XSIM 43-3294] Signal EXCEPTION_ACCESS_VIOLATION received.13、如何查看代码块资源占用14、16进制10进制2进制转 浮点数 官网15、vivado自定义IP 核自动包含 Testbench的tb文件16、自定义IP 内部确实存在 pid_inc_float.vBD 实例里显示 xil_defaultlib.pid_inc_float 带问号找不到文件对开发过程中遇到的问题做一个总结做一个记录1、[Chipscope 16-213] The debug port ‘u_ila_0/probe13’ has 28 unconnected channels (bits). This will cause errors during implementation.分析问题分析debug端口报错;. 更新set up debug即可2、ERROR: [Labtools 27-3312] Data read from hw_ila [hw_ila_1] is corrupted. Unable to upload waveform.1.按照①②进入该界面检查u_ila_1的clk链接是否正确我的报错是因为该ila上面有几根线的clk选择的有些问题同时也要排查一下.XDC文件内u_ila_1/clk连在那一根线上我的按照时钟配置修改后问题就解决啦希望对大家有用3、ADC采样信号必须使用伴随时钟进行处理无论是串行还是并行否则可能会出现毛刺其中24为ADC位宽4、ADC采样数据是有符号数还是无符号数单极性模式输出无符号数双极性模式输出有符号数二进制补码5、vivado查看资源占用情况1.在完成Implementation后通过Flow Navigator下的IMPLMENTATION点击Open Implemented Design。2.选择Report Utilization之后会自动弹出资源报告窗口使用默认配置点击OK。3.在生成的结果中可以选中某一类资源查看按模块排列的资源占用情况包括数量和百分比显示。6、set_false_pathfalse路径:false路径指设计中存在的但是1、不起作用2、不需要关心时序的路径。因此false路径常常不做时序分析。常见的false路径包括1、跨时钟域信号经两级同步逻辑处理的2、上电后只需要被写一次3、复位或者测试逻辑4、异步分布式RAM的写入时钟和异步读取时钟之间的路径7、ERROR: [Labtools 27-1972] Mismatch between the design programmed into the device xc7k325t (JTAG device index 0) and the probes file/impl_6/debug_nets.ltx.The core at location user chain1 index0 has different widths for ILA input port X. Port width in the device core is X, but port width in the probes file is X.Resolution:Reprogram device with the correct programming file and associated probes fileORGo to the device properties and associate the correct probes file with the programming file already programmed in the device.vavado烧录bit文件后ila不显示界面什么都没有解决办法:①打开已经编译好的工程点击open implemented designed;②在Tcl窗口输入以下命令write_debug_probes C:/Intel/FPGA.runs/impl_1/debug_nets.ltx使用新的.ltx烧录到板子上即可8、[Synth 8-6859] multi-driven net一般就是有个信号又当输入又当了输出9、[Opt 31-66] Net ila0/inst/ila_core_inst/TRIGGER_I[82] is driverless and is driving the D pin of shifted_data_in_reg[7][82]_srl8. If the entire cell is not removed or a driver added to the net, this will trigger an error after the design has been optimized.我遇到的问题是直接将从pin脚input的信号使用pll时钟去采样导致ILA报错使用PLL分频出来的时钟将该信号reg一级解决该问题10、xilinx文档下载显示文档已被移动或删除你遇到的“文档已被移动或删除”问题是因为Xilinx现为AMD官网经常更新部分老链接会失效。以下是解决办法访问AMD官方文档中心https://docs.amd.com/11、ERROR: [Labtools 27-2269] No devices detected on target localhost:3121/xilinx_tcf/Digilent/210512180081.Check cable connectivity and that the target board is powered up then先将下载器从电脑上的usb口拔下将xilinx所有相关软件也都先关闭退出来如有杀毒软件和防火墙的话注意要先关闭)双击vivado安装目录下的Vivado\2020.2\data\xicom\cable_drivers\nt64\digilent\install_digilent.exe其他版本的vivao下载器驱动所在路径相同双击安装驱动程序参考文档http://www.openedv.com/thread-342008-1-1.html12、ERROR: [XSIM 43-3294] Signal EXCEPTION_ACCESS_VIOLATION received.天在跑一个仿真工程使用的工具是Vivado 2022.2。启动行为仿真后仿真失败并且软件提示从elaborate.log获取详细信息。但是经过查看elaborate.log中没有丝毫有用的信息只提到一句ERROR: [XSIM 43-3294] Signal EXCEPTION_ACCESS_VIOLATION received.上网查找了一下这大概率是语法问题导致xelab.exe出现内存溢出之类。但是找不到语法错误把此工程搬到modelsim去仿真想试试会不会有提示信息果真modelsim提示了语法错误的位置。我的Modelsim提示Error (suppressible): …/…/…/…/project_1.ip_user_files/ip/gig_ethernet_pcs_pma_0_1/synth/gig_ethernet_pcs_pma_0.v(151): (vopt-2732) Module parameter ‘EXAMPLE_SIMULATION’ not found for override.Error: …/…/…/…/project_1.ip_user_files/ip/gig_ethernet_pcs_pma_0_1/synth/gig_ethernet_pcs_pma_0.v(152): (vopt-2137) Instantiating ‘inst’ has potential unbounded recursion.Region: ETH_1G_TOP_tb.u_gig_ethernet_pcs_pma_0_support.pcs_pma_i.inst我是在千兆网仿真时遇到的这个问题调试思路首先怀疑是IP核不支持仿真使用ip example可以正常打开仿真往上一级发现打不开仿真怀疑上一级有问题最后发现问题是//循环实例化gig_ethernet_pcs_pma_0 → 实例化 gig_ethernet_pcs_pma_0_support gig_ethernet_pcs_pma_0_support → 实例化 gig_ethernet_pcs_pma_0gig_ethernet_pcs_pma_0 ip核调用了gig_ethernet_pcs_pma_0_support.v文件我在调用IP核的时候又使用了gig_ethernet_pcs_pma_0_support这个名称来命名导致gig_ethernet_pcs_pma_0 实例化了 gig_ethernet_pcs_pma_0_support而 gig_ethernet_pcs_pma_0_support 又实例化了 gig_ethernet_pcs_pma_0形成了循环。修改第二级的调用名称就解决了这个问题啦~~13、如何查看代码块资源占用utilization界面如下14、16进制10进制2进制转 浮点数 官网进制转换网站https://www.h-schmidt.net/FloatConverter/IEEE754.html16进制转float浮点数https://hex.findhao.net/15、vivado自定义IP 核自动包含 Testbench的tb文件正常的 IP 核如 ads127l14_8ch_top综合层级里只能有可综合的源文件绝不可能出现 tb_*.v 这种仿真文件。出现这个问题说明你的tb文件被错误地关联到了 IP 核的设计流程中。检查文件的「Used In」属性最核心① 在 Vivado 的「Sources」窗口找到 tb_ads127l14_8ch_top.v② 右键 → Properties Source Node Properties → 找到 Used In 标签File Type 是 Verilog Simulation不是 Verilog HDLSynthesis 选项必须取消勾选只能勾选 Simulation如此操作问题顺利解决16、自定义IP 内部确实存在 pid_inc_float.vBD 实例里显示 xil_defaultlib.pid_inc_float 带问号找不到文件当一个独立的 .v 文件被封装进自定义 IP 时Vivado 会为它指定一个“逻辑库Library”默认情况下就是这个 xil_defaultlib。当这个映射关系被破坏比如替换或移动了文件IP 内部的模块就找不到自己所属的“家”因此在 Block Design 中会显示为找不到。我们可以尝试以下几种方法它们由简入繁建议按顺序操作设置文件所属的 Library确保在 IP 内部文件被明确分配给了 xil_defaultlib 库。操作如下右键点击你的自定义 IP选择 Edit in IP Packager。在打开的工程中找到 Sources 窗口在 Library 列找到 pid_inc_float.v 文件。点击其对应的 Library 单元格从下拉菜单中选择 xil_defaultlib。如果已经是 xil_defaultlib可以尝试重新选择一下。这个图不能手动加手动加会直接报错在xil_defaultlib上添加之后会自动更新到这里。刷新 IP 并升级 BD 中的 IP关联更新后需要让 Vivado 重新识别。关闭 IP Packager 工程在主工程中右键点击 .bd 文件里的 IP 实例选择 Upgrade IP。重新生成输出产物 (Reset Output Products)如果 IP 实例依然有问号说明缓存没清除干净可以强制执行一次重新生成。在 Source 窗口中右键点击你的 Block Design (.bd) 文件。选择 Reset Output Products在弹出的对话框中确认。再次右键点击 .bd 文件选择 Generate Output Products。