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HDLbits: ece241 2014 q4

module top_module (input clk,input x,output z
); reg [2:0] Q;always@(posedge clk)beginQ[0] <= Q[0] ^ x;Q[1] <= (~Q[1]) & x;Q[2] <= (~Q[2]) | x;z <= ~(| Q[2:0]); //错误!!!!endendmodule

正确答案:

module top_module (input clk,input x,output z
); reg [2:0] Q;assign z = ~(| Q[2:0]);always@(posedge clk)beginQ[0] <= Q[0] ^ x;Q[1] <= (~Q[1]) & x;Q[2] <= (~Q[2]) | x;end    endmodule

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module top_module (input clk,input x,output z ); reg [2:0] Q;always(posedge clk)beginQ[0] < Q[0] ^ x;Q[1] < (~Q[1]) & x;Q[2] < (~Q[2]) | x;z < ~(| Q[2:0]); //错误&#xff01;&#xff01;&#xff01;&#xff01;endendmodule 正确答案&#xf…...

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