FPGA UDP RGMII 千兆以太网（2）IDDR

1 xilinx原语

在 7 系列 FPGA 中实现 RGMII 接口需要借助 5 种原语，分别是：IDDR、ODDR、IDELAYE2、ODELAYE2(A7 中没有)、IDELAYCTRL。其中，IDDR和ODDR分别是输入和输出的双边沿寄存器，位于IOB中。IDELAYE2和ODELAYE2，分别用于控制 IO 口输入和输出延时。同时，IDELAYE2 和 ODELAYE2 的延时值需要使用原语 IDELAYCTRL 来进行校准。另外，需要注意的是，在 7 系列器件的 HR Bank 中没有 ODELAYE2，只有在 HP BANK 中才有 ODELAYE2。1).IDDR IDDR将输入的双边沿DDR信号，在输出端恢复为两个并行单边沿SDR信号。IDDR的原语如下。详细参数可参考UG471。

2 Input DDR Overview (IDDR)

7 系列器件在 ILOGIC 模块中具有专用寄存器，用于实现输入双倍数据速率 （DDR） 寄存器。此功能通过实例化 IDDR 原语来使用。 所有馈入I/O模块的时钟都是完全多路复用的，即ILOGIC和OLOGIC模块之间没有时钟共享。IDDR 原语支持以下操作模式：

1• OPPOSITE_EDGE mode
2• SAME_EDGE mode
3• SAME_EDGE_PIPELINED mode