【IC前端虚拟项目】时序面积优化与综合代码出版本交付

【IC前端虚拟项目】数据搬运指令处理模块前端实现虚拟项目说明-CSDN博客

到目前为止，我们完成了第一版综合，那么就可以打开报告看一下了，一看就会发现在1GHz时钟下时序真的很差（毕竟虚拟项目里使用的工艺库还是比较旧的，如果用12nm、7mn会好很多）：

  Timing Path Group 'clk'-----------------------------------Levels of Logic:              29.00Critical Path Length:          1.24Critical Path Slack:          -0.27Critical Path Clk Period:      1.00Total Negative Slack:       -200.40No. of Violating Paths:     1519.00Worst Hold Violation:          0.00Total Hold Violation:          0.00No. of Hold Violations:        0.00-----------------------------------

可以看到目前提供的RTL代码在1G时钟下的最差路径是-270ps，如果是正常交付里最差路径是-100ps以内都是可以接受的，后端可以搞定，当然了Total Negative Slack必然不能太大。那么对于这个虚拟项目呢，1GHz要求-100ps以内确实比较强人所难࿰