后仿真中的 《specify/endspecify block》之（5）使用specify进行时序仿真

前面我们学习了specify...endspecify 具体是什么东西。今天，我们使用specify block 中定义的延时，来进行一次仿真。看看到底是背后如何运转的呢。

一 基本例子

一个用 specify 指定延迟的与门逻辑描述如下：

module and_gate(output  Z,input   A, B);assign Z = A & B ;specifyspecparam t_rise = 1.3:1.5:1.7 ;specparam t_fall = 1.1:1.3:1.6 ;(A, B  *> Z) = (t_rise, t_fall) ;endspecifyendmodule

一个用 specify 指定延迟的 D 触发器描述如下：

module d_gate(output      Q ,input       D, CP);reg                  Q_r ;always @(posedge CP)Q_r <= D ;assign       Q = Q_r ;specifyif (D == 1'b1)(posedge CP => (Q +: D)) = (1.3:1.5:1.7, 1.1:1.4:1.9) ;if (D == 1'b0)(posedge CP => (Q +: D)) = (1.2:1.4:1.6, 1.0:1.3:1.8) ;$setup(D, posedge CP, 1);endspecifyendmo