vivado CARRY_REMAP、CASCADE_HEIGHT

CARRY_REMAP
opt_design-carry_remap选项可用于将单个carry*单元重新映射到LUT中
提高了布线的设计效果。使用-carry_remap选项时，仅
将单级进位链转换为LUT。CARRY_REMAP属性允许您
指定在优化过程中要转换的长度较大的进位链。
您可以使用控制任意长度的单个进位链的转换
CARRY_REMAP单元格属性。CARRY_REMAP属性值是一个整数，用于指定
要映射到LUT的最大进位链长度。CARRY_REMAP属性为
应用于链中的CARRY*基元，并且每个单元格必须具有相同的值
在优化期间转换为LUT。
重要事项：进位链中的每个CARRY单元格必须具有相同的CARRY_REMAP值。如果至少有一个
由于存在DONT_TOUCH属性，无法重新映射级联单元的，则
无法重新映射整个链。发生这种情况时将发出警告。
有关更多信息，请参阅Vivado Design Suite用户指南：实施（UG904）[参考文献20]
有关优化的信息。
体系结构支持
•所有架构。
适用对象
•CARRY单元格（get_cell）
价值
•＜VALUE＞：指定一个整数值，表示可以
在opt_ design期间转换为LUT。
°CARRY_REMAP=0：不要重新映射。
°CARRY_REMAP=1：重新映射不是进位链一部分的单个CARRY单元。
°CARRY_REMAP=2：重新映射长度小于等于2的承载链。
语法
Verilog和VHDL语法

XDC Syntax

set_property CARRY_REMAP <value> <objects>

XDC Syntax Example

The following assigns a CARRY_REMAP property to all CARRY8 primitives:

set_property CARRY_REMAP 2 [get_cells -hier -filter {ref_name == CARRY8}]

CASCADE_HEIGHT
CASCADE_HEIGHT属性是一个用于描述级联长度的整数
放入块RAM的大型RAMS链。当RAM大于单个
块RAM的描述，Vivado合成工具决定了它必须如何配置。
通常，该工具会选择级联其创建的块RAM。可以使用此属性
以缩短或限制链条的长度。有效地为该属性的值0或1
关闭块RAM的任何级联。
此属性可以放在RTL源文件中有问题的RAM上，也可以放在XDC中
文件，以驱动合成。
体系结构支持
UltraScale和UltraScale+体系结构。
适用对象
•RAM单元（get_cell）
价值观
•＜VALUE＞：指定一个整数。
语法

Verilog Syntax

(* cascade_height = 4 *) reg [31:0] ram [(2**15) - 1:0];

VHDL Syntax

attribute cascade_height : integer;

attribute cascade_height of ram : signal is 4;

XDC Syntax

set_property CASCADE_HEIGHT 4 [get_cells my_RAM_reg]