【RISC-V设计-06】- RISC-V处理器设计K0A之ALU
【RISC-V设计-06】- RISC-V处理器设计K0A之ALU
文章目录
- 【RISC-V设计-06】- RISC-V处理器设计K0A之ALU
- 1.简介
- 2.顶层设计
- 3.内部结构
- 4.端口说明
- 5.操作码说明
- 6.设计代码
- 7.总结
1.简介
算术逻辑单元(Arithmetic Logic Unit,简称 ALU)是计算机中央处理器(CPU)的核心组成部分之一,负责执行各种算术和逻辑运算。在本设计中,ALU模块具有两个作用,一是对所有运算指令操作数的处理,二是对跳转指令地址的处理。
2.顶层设计

3.内部结构
ALU模块包含两个加法器,分别称之为运算加法器和地址加法器,运算加法器在本设计中具有多重用途,如下
- 执行加法运算,本设计中包含一个33bit+33bit的全加器,含最低位进位;
- 执行减法运算,根据规则,减去一个数等于加上这个数的取反再加一;
- 执行无符号比较运算,根据规则,小数减大数需要向高位借位;
- 执行有符号比较运算,根据规则,补码变换为移码后,单调性不变,再应用3)无符号比较运算;

考虑到在执行条件跳转指令时,既需要ALU执行比较运算(也即加法运算),同时又需要计算地址偏移,一个加法器显然是不夠的,因此,ALU内部还包含一个20bit+20bit的加法器,用于地址的运算。此加法器为20bit加法器,位宽相对较小,不经过其它复用逻辑,直接运算,可为执行加载存储指令的地址的送出提供一定的时序裕量。

ALU内部包含两个移位电路,分别是逻辑左移和逻辑右移。为了节省资源,算术右移并没有单独再使用一个移位器,而是通过同时调用逻辑左移和逻辑右移来实现。如下图

ALU内部包含一个异或电路,用来执行异或指令,同时,也用于判断两个操作数rs1和rs2是否相等,异或逻辑的输出后接了一级和0比较的比较器。如下图

ALU内部包含一个逻辑与电路和一个逻辑或电路,用于执行与、或等逻辑指令。考虑到与、或逻辑相对比较简单,为了时序上的优化,所以CSR相关的指令并没使用ALU。如下图

4.端口说明
| 序号 | 端口 | 位宽 | 方向 | 说明 |
|---|---|---|---|---|
| 1 | idu2alu_op | 4 | 输入 | ALU的操作码,来自指令译码单元 |
| 2 | idu2alu_rs1 | 32 | 输入 | 运算的第一操作数,来自指令译码单元 |
| 3 | idu2alu_rs2 | 32 | 输入 | 运算的第二操作数,来自指令译码单元 |
| 4 | alu2idu_res | 32 | 输出 | 数值运算的结果,送给指令译码单元 |
| 5 | alu2idu_cmp | 1 | 输出 | 比较运算的结果,送给指令译码单元 |
| 6 | idu2alu_addr1 | 20 | 输入 | 地址运算的第一操作数 |
| 7 | idu2alu_addr2 | 20 | 输入 | 地址运算的第二操作数 |
| 8 | idu2alu_addro | 20 | 输出 | 地址运算的输出结果 |
5.操作码说明
| 操作码 | 指令 | 功能 | 数值结果 | 比较结果 | 指令 |
|---|---|---|---|---|---|
| 4‘b0000 | add | 算术运算,加法 | res = rs1 + rs2 | ---- | add, addi, auipc |
| 4’b1000 | sub | 算术运算,减法 | res = rs1 - rs2 | ---- | sub |
| 4’b0001 | sll | 逻辑运算,左移 | res = rs1 << rs2[4:0] | ---- | sll, slli |
| 4‘b1010 | slt | 比较运算,有符号小于 | ---- | cmp = rs1 < rs2 ? 1’b1 : 1’b0 | slt, slti |
| 4’b0011 | sltu | 比较运算,无符号小于 | ---- | cmp = rs1 < rs2 ? 1’b1 : 1’b0 | sltu, sltiu |
| 4’b0100 | xor | 逻辑运算,异或 | res = rs1 ^ rs2 | ---- | xor, xori |
| 4’b0101 | srl | 逻辑运算,逻辑右移 | res = rs1 >> rs2[4:0] | ---- | srl, srli |
| 4’b1101 | sra | 逻辑运算,算术右移 | res = rs1 >>> rs2[4:0] | ---- | sra, srai |
| 4’b0110 | or | 逻辑运算,或 | res = rs1 | rs2 | ---- | or, ori |
| 4’b0111 | and | 逻辑运算,与 | res = rs1 & rs2 | ---- | and, andi |
| 4‘b0100 | beq | 条件转移,相等跳转 | ---- | cmp = rs1 == rs2?1’b1:1’b0 | beq |
| 4‘b0100 | bne | 条件转移,不等跳转 | ---- | cmp = rs1 == rs2?1’b1:1’b0 | bne |
| 4’b1010 | blt | 条件转移,有符号小于跳转 | ---- | cmp = rs1 < rs2?1’b1:1’b0 | blt |
| 4’b0011 | bltu | 条件转移,无符号小于跳转 | ---- | cmp = rs1 < rs2?1’b1:1’b0 | bltu |
| 4’b1010 | bge | 条件转移,有符号大于等于跳转 | ---- | cmp = rs1 < rs2?1’b1:1’b0 | bge |
| 4’b0011 | bgeu | 条件转移,无符号大于等于跳转 | ---- | cmp = rs1 < rs2?1’b1:1’b0 | bgeu |
注:1)操作码的定义基本沿用了指令集中的操作码,指令译码器可以直接从指令中提取操作码,减少指令译码器的译码逻辑电路。2)在执行auipc指令时,由于是32位运算,且执行此指令时ALU加法器并未工作,借用了ALU中运算加法器。
6.设计代码
// -------------------------------------------------------------------------------------------------
// Copyright 2024 Kearn Chen, kearn.chen@aliyun.com
//
// Licensed under the Apache License, Version 2.0 (the "License");
// you may not use this file except in compliance with the License.
// You may obtain a copy of the License at
//
// http://www.apache.org/licenses/LICENSE-2.0
//
// Unless required by applicable law or agreed to in writing, software
// distributed under the License is distributed on an "AS IS" BASIS,
// WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
// See the License for the specific language governing permissions and
// limitations under the License.
// -------------------------------------------------------------------------------------------------
// Description :
// 1. Arithmetic and Logic Unit
// -------------------------------------------------------------------------------------------------module k0a_core_alu (input wire [3:0] idu2alu_op ,input wire [31:0] idu2alu_rs1 ,input wire [31:0] idu2alu_rs2 ,output wire [31:0] alu2idu_res ,output wire alu2idu_cmp ,input wire [19:0] idu2alu_addr1 ,input wire [19:0] idu2alu_addr2 ,output wire [19:0] alu2idu_addro
);wire op_add = idu2alu_op[2:0] == 3'b000;
wire op_sll = idu2alu_op[2:0] == 3'b001;
wire op_slt = idu2alu_op[2:0] == 3'b010;
wire op_sltu = idu2alu_op[2:0] == 3'b011;
wire op_xor = idu2alu_op[2:0] == 3'b100;
wire op_srl = idu2alu_op[2:0] == 3'b101;
wire op_or = idu2alu_op[2:0] == 3'b110;
wire op_and = idu2alu_op[2:0] == 3'b111;wire [31:0] alu_and = idu2alu_rs1 & idu2alu_rs2;
wire [31:0] alu_or = idu2alu_rs1 | idu2alu_rs2;
wire [31:0] alu_xor = idu2alu_rs1 ^ idu2alu_rs2;wire [31:0] alu_inv = idu2alu_rs2 ^ {32{idu2alu_op[3]}};wire [32:0] alu_in1 = {1'b0, op_slt ^ idu2alu_rs1[31], idu2alu_rs1[30:0]};
wire [32:0] alu_in2 = {idu2alu_op[3], op_slt ^ alu_inv[31], alu_inv[30:0]};wire [32:0] alu_add = alu_in1 + alu_in2 + idu2alu_op[3];wire [31:0] alu_srs = idu2alu_op[3] ? {{31{idu2alu_rs1[31]}}, 1'b0} : idu2alu_rs1;wire [31:0] alu_sll = alu_srs << alu_inv[4:0];
wire [31:0] alu_srl = idu2alu_rs1 >> idu2alu_rs2[4:0];
wire [31:0] alu_sra = {32{idu2alu_op[3]}} & alu_sll | alu_srl;wire alu_zero = alu_add[31:0] == 32'd0;wire alu_slt = (op_slt | op_sltu) & alu_add[32];assign alu2idu_res = {32{op_add}} & alu_add[31:0] | {32{op_and}} & alu_and |{32{op_xor}} & alu_xor | {32{op_or }} & alu_or |{32{op_sll}} & alu_sll | {32{op_srl}} & alu_sra |{31'd0, alu_slt};assign alu2idu_cmp = op_add & alu_zero | alu_slt;assign alu2idu_addro = idu2alu_addr1 + idu2alu_addr2;endmodule
7.总结
本文介绍了RISC-V架构所需的基本算术和逻辑运算的ALU实现。通过不同的操作码,可以执行多种运算,支持处理器的指令集执行。得益于较为规整的RISCV指令集,ALU的op操作码的定义和指令集的定义基本一致,避免了指令译码器先译码再编码的过程,操作码可直接从指令中提取,简化了逻辑,优化了时序和面积;多功能复用的运算加法器,通过一个加法器,实现了加法、减法、无符号、有符号比较等多种运算的统一,避免了逻辑功能的重复与浪费;算术右移逻辑复用同时复用了逻辑左移和逻辑右移,避免了再使用一个移位器,进一步压缩了面积。
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