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数字电路与逻辑设计-触发器功能测试及其应用

news 2026/2/8 23:11:30

一、实验目的

1．验证基本RS、JK、D、T和T’触发器的逻辑功能及使用方法；

2．能进行触发器之间的相互转换；

3．学习触发器的一些应用。

二、实验原理

触发器具有两个能够自行保持的稳定状态，用以表示逻辑状态“l”和“0”，在触发信号的作用下，可以从一个稳态翻转到另一个稳态，输入信号消失后，能够将获得的新状态记忆下来。触发器是构成各种时序电路的最基本逻辑单元。

1．基本RS触发器

图44-1所示是由两个与非门构成的基本RS触发器，它是由低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”3种功能。表44-1为基本RS触发器的功能表，使用时需要避开不定态。也可以用两个或非门组成基本RS触发器，此时高电平触发有效。触发器Q=0称为“0”态，Q=1称为“1”态。

2．JK触发器

JK触发器是功能完善、使用灵活和通用性较强的一种触发器，其最重要的特性之一就是不存在不定态。本实验采用74LS112双JK触发器，是下降沿触发的边沿触发器。引脚功能及逻辑符号如图44-2所示。

JK触发器的状态方程为

$Q^{n+1}$ =J $\bar{Q}^{n}$ + $\bar{K}$ $Q^{n}$

J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。74LS112双JK触发器功能如表44-2所示。

JK触发器常被用作缓冲存储器、移位寄存器和计数器。

3．D触发器

在输入信号为单端的情况下一般使用D触发器，其状态方程为Qn+1=Dn。在CP脉冲的边沿时触发，亦是边沿触发器，触发器的状态只取决于时钟到来时D端的状态。D触发器的应用很广，可用作数字信号的寄存、移位寄存、分频和波形发生等。图44-3所示为74LS74双D触发器的引脚排列及逻辑符号。其功能如表44-3所示。

4．触发器之间的相互转换

某一种触发器可以通过一定的转换方法获得具有其它功能的触发器。例如，将JK触发器的J、K端连在一起，称为T端，就成为T触发器，如图44-4(a)所示，功能如表44-4所示。状态方程为：

5．CMOS触发器

(1)CMOS边沿型D触发器。CD4013是由CMOS传输门构成的边沿型D触发器。它是上升沿触发的双D触发器，表44-5所示为其功能表，图44-7所示为引脚排列。

(2)CMOS边沿型JK触发器

CD4027是由CMOS传输门构成的边沿型JK触发器。它是上升沿触发的双JK触发器，表44-6所示为其功能表，图44-8所示为引脚排列。CMOS触发器的直接置位、复位输入端S和R是高电平有效，当S=1(或R=1)时触发器直接接置1(或置0)。直接置位S端、复位R端应遵守RS=0的约束条件，CMOS触发器在工作时，S和R必须均置0。