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如何将logism电路转为verilog(一)

好长时间没写博客了

下文中提到的文件可在此仓库下载:https://github.com/deadfffool/HUST-Computer-Organization-Big-Homework/tree/main

在转换为verilog之前,需要对logisim电路做以下几点改动:

  1. 首先将下载的logisim_change.jar放在与logisim电路文件的同一目录下,打开logisim_change.jar文件,在logisim的==“文件”==界面可以发现“save verilog”选项。在界面中打开.circ文件。
    1
  2. 删除顶部的输入输出和数字显示管,删除文本标签和mips probe器件。
  3. 增加新的输入输出引脚,输入引脚为RST(总复位)、Go(继续运行)以及CLK(时钟信号),输出引脚为SEGNA。增加“输入/输出”库中的器件FPGADigit作为输出中转。
    5
  4. 修改所有电路名称(不符合verilog规范的名称会弹出the component name is illegal),将中文名称改为英文。修改隧道和引脚的名称使之符合verilog规范。
    23
  5. 保证输入引脚不悬空,并将所有引脚的三态改成“否”。
    4
  6. 为ROM、RAM添加标签。
  7. 更改所有的复用器(包括优先编码器、多路选择器等)的三态选项,选择禁用时输出0。
    6

修改后的电路为下图形式:

image

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