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【Verilog】case、casex、casez的区别

news 文章来源：https://blog.csdn.net/qq_38156104/article/details/143748994 2025/5/24 19:00:53


在case语句中，敏感表达式中与各项值之间的比较是一种全等比较，每一位都相同才认为匹配。

在casez语句中，如果分支表达式某些位的值为高阻z，那么对这些位的比较就会忽略，不予考虑，而只关注其他位的比较结果。

在casex语句中，则把这种处理方式进一步扩展到对x的处理，即如果比较双方有一方的某些位的值是z或x，那么这些位的比较就不予考虑。

case（不是casez/casex的时候）的列表里面的x和z，都被综合工具认为是不可达到的状态就被去掉了。casez和casex里面的x/z都被认为是don’t care。

使用过程中许需要注意的问题：

  • 一般经常使用到的是casez语句，最好少用casex
  • case/casez/casex其实都是可综合的，casez和casex综合的结果是一致的。
  • 在电路中，可以用？来表示无关值的z
  • case的描述，匹配都是从上到下进行的


 

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