FPGA-DE2115开发板实现4位全加器、3-8译码器。

一、安装quartus

安装quartus参考文章：Quartus Prime 18.0与ModelSim的安装
Quartus II 18.0安装教程（非常详细）从零基础入门到精通，看完这一篇就够了（附安装包）
安装的是18.0的版本。网上的相关教程也很多就不多赘述。
此外以下没有关于38译码器以及4位全加器在logism上的实现以及波形图模拟在之前的文章中也有相关实验。Verilog编程基础练习

二、4位全加器

1.quartus新建工程


输入工程名称

选择芯片
一直选择next然后finish。2.新建文件编写相关代码


相关代码：

module full_adder_4(a,b,cin,cout,sum);input [3:0] a,b;input       cin;output [3:0] sum;output     cout;assign {cout,sum}=a+b+cin;endmodule

3.编译

4.设置引脚


5.再次编译
6.烧录程序

7.效果展示

三、3-8译码器（8段数码管）

1.quartus新建工程


输入工程名称

选择芯片
一直选择next然后finish。
2.新建文件编写相关代码
相关代码：

module decoder3to8(input wire [2:0] sw,  // 3位输入开关，用于选择数码管显示的数字output reg [6:0] seg  // 8位输出，连接到数码管的段选信号（a-g + dp）
);// 数码管段选信号定义（共阳极）// seg[6:0] 分别对应数码管的  g, f, e, d, c, b, a// 共阳极数码管：0 点亮，1 熄灭always @(sw) begincase (sw)3'b000: seg = 8'b1100_0000; // 显示数字 03'b001: seg = 8'b1111_1001; // 显示数字 13'b010: seg = 8'b1010_0100; // 显示数字 23'b011: seg = 8'b1011_0000; // 显示数字 33'b100: seg = 8'b1001_1001; // 显示数字 43'b101: seg = 8'b1001_0010; // 显示数字 53'b110: seg = 8'b1000_0010; // 显示数字 63'b111: seg = 8'b1111_1000; // 显示数字 7endcaseend
endmodule

4.设置引脚

5.再次编译
6.烧录程序

7.效果展示

实际上实现过程基本上相同仅有代码以及端口引脚设置不同。
注意事项：在烧录时可能没有出现相应USB选项可以先去设备管理更新一下驱动再到Quartus添加。

四、参考文章

在以上实现过程中对Quartus相关软件使用有了进一步掌握。
FPGA——基于Intel DE2-115开发板的全加器实现
FPGA学习（一）——verilog实现四位全加器和三八译码器