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[HDLBits] Exams/m2014 q4b

Implement the following circuit:

Exams m2014q4b.png

module top_module (input clk,input d, input ar,   // asynchronous resetoutput q);always@(posedge clk or posedge ar) beginif(ar)q<=1'b0;elseq<=d;end
endmodule

 

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