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【18】组合逻辑 - VL18 实现3-8译码器①

news 2026/2/10 1:40:28

VL18 实现3-8译码器①

1 题目

在这里插入图片描述

【这题我的思路非常绝境】奈斯 ！！

看真值表的思路：Yi所在列【0仅一个其余全1】，故【以0为对象求解】
观察发现：E3 E2_n E1_n = 100 时 是 译码的使能信号 ；
并且E3 E2_n E1_n为其他值时，都不使能译码
然后就很简单，没有仿真就成功了

2 代码 + TestBench

代码

`timescale 1ns/1nsmodule decoder_38(input             E1_n   ,input             E2_n   ,

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