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数字IC后端流程简述

1. 设计输入
目标:接收前端设计(如RTL代码和约束文件)的输出。
工具:前端设计工具(如Synopsys Design Compiler或Cadence Genus)。
步骤:
确保前端设计的RTL代码经过综合并生成了门级网表(Netlist)。
收集约束文件(Constraints),如时序约束(SDC文件)、功率约束等。

2. 综合(Synthesis)
目标:将高层次的RTL代码转化为门级网表。
工具:Synopsys Design Compiler、Cadence Genus、Mentor Graphics Precision。
步骤:
加载RTL代码和约束文件。
运行综合工具,将RTL代码转化为门级网表。
检查并优化网表,确保其符合设计约束和规范。

read_verilog design.v
read_sdc constraints.sdc
compile_ultra
write -format verilog -hierarchy -output synthesized_netlist.v

3. 布局(Floorplanning)
目标:确定芯片上各个模块的位置和大小。
工具:Cadence Innovus、Synopsys IC Compiler II、Mentor Graphics Olympus-SoC。
步骤:
导入网表和约束文件。
定义芯片边界和电源/地网格。
确定模块的宏单元和I/O单元位置。

floorPlan -site core 

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