systemverilog、verilog的部分常用内部函数

1. $ceil

• 作用：将给定的实数或浮点数向上取整。
• 示例：$ceil(3.2) 返回 4。

2. $floor

• 作用：将给定的实数或浮点数向下取整。
• 示例：$floor(3.9) 返回 3。

3. $value$plusargs

• 作用：从命令行读取传递给仿真器的参数。
• 格式：$value$plusargs("格式", 变量)，格式 用来匹配命令行的参数，变量 是用来存储匹配到的值。
• 示例：$value$plusargs("UVM_TESTNAME=%s", name) 从命令行读取 UVM_TESTNAME 参数并存储到 name 变量中。

4. $onehot(expression)

• 作用：检查表达式中是否只有一个位为 1，如果是，返回 true（1），否则返回 false（0）。
• 示例：$onehot(4'b0010) 返回 1（true），因为只有第2位是1。

5. $onehot0(expression)

• 作用：检查表达式中是否至少有一个位为 1，即表达式不全为 0，如果是，返回 true（1），否则返回 false（0）。
• 示例：$onehot0(4'b0010) 返回 1，$onehot0(4'b0000) 返回 0。

6. $countones(expression)

• 作用：计算表达式中 1 的个数。
• 示例：$countones(4'b1101) 返回 3，因为表达式中有 3 个 1。

7. $typeof(expression)

• 作用：返回表达式或变量的数据类型，用于类型推断。
• 示例：$typeof(var) 返回 var 变量的数据类型。

8. $typename(expression)

• 作用：返回一个字符串，表示表达式或变量的解析类型。
• 示例：$typename(var) 可能返回 "int" 或 "logic [31:0]"，表示 var 的具体类型。

9. $bits(expression or variable)

• 作用：返回表达式或变量的总位宽，即占用多少位。
• 示例：$bits(4'b1101) 返回 4，$bits(logic [15:0] data) 返回 16。