IC数字后端实现之大厂IC笔试真题（经典时序计算和时序分析题）

今天小编给大家分享下每年IC秋招春招必考题目——静态时序分析时序分析题。

数字IC后端笔试面试题库 | 经典时序Timing计算题

时序分析题1：

给定如下图所示的timing report，请回答一下几个问题。

1）这是一条setup还是hold的timing report?
2）当前这条timing path的Slack是多少？
3）当前timing path的violation应该如何修复？

为何net delay是负值（数字后端实现时序篇）

时序分析题2：

这也是一道去年IC秋招的笔试真题。给定电路原理图和时序报告，要求回答时序相关问题。

第一小问考查timing path的同步异步关系。

第二小问考查这个时序报告是setup还是hold?

第三小问考查timing report中各个选项的含义和理解。

第四小问考查当前timing report是哪个阶段的报告。

第五小问考查根据timing report获取电路时钟周期参数。唯一不一样的地方是这条path的launch clock是正沿触发，capture clock是负沿触发。大家还记得上周分享的时序计算题就有这种half cycle半周期的时序检查。

数字IC后端笔试面试题库 | 经典时序计算题

第六小问是考查从timing report获取时钟不确定clock uncertainty值的能力。所以这个clock uncertainty是0.15。

这里其实还可以继续拓展，考查clock uncertainty对timing的影响。比如这里可以出一个选项为-0.15，用来做干扰项，可以加大这道题的难度。

第七问考查从timing report算出当前这条path的local clock skew。

第八小问考查通过Clock ECO的方式修复setup violation的方法。对于当前这条path的setup，我们可以把capture clock长度拖长来改善它的setup。

第九问考查timing report中clock reconvergence pessimism这一项参数的原因。我们知道这个是CRPR补偿值，是考虑OCV在common clock path的derate过于悲观补偿一部分值回来的。

第十问考查timing report中出现delay比较大的可能原因。我们知道delay大就以下几种原因。
1）input transition过大2）outputload过大（比如fanout过大或者net过长）3）标准单元的类型，比如高阈值电压的HVT，它的delay通常会比较大

时序分析题3：
一条timing path有setup violation，请列举你所知道的所有修复方法。

这道题其实就是考查setup计算公式。

时序修复方法可以从data path和clock path两方面来入手。

对应data path来说，我们可以从以下几个方法来修复。

1）组合逻辑优化，即Comb的delay变小，可以把data path上的cell upsize或者把cell换成低阈值电压的cell

2）data path的走线使用高层金属来走线，即使用non-default rule来绕线

对于clock path来说，也有两种处理方法。

1）launch clock path做短

2）capture clock path做长

时序分析题4：

1）上图timing report中Derate为何数值不一样？请解释原因。

2）这个Timing Report RC反标是否正常？是否可以作为Timing Signoff的Report?