时序分析

1、基本概念介绍

        1.1、        建立时间 T(su) 

建立时间：setup time，它是指有效的边沿信号到来之前，输入端口数据保持稳定的时间。

                1.1.1、        建立时间要求：

        建立时间要求指的是 想要寄存器如期的工作，在有效时钟到来之前，数据稳定的时间。

                1.1..2、        建立时间余量：

        建立时间余量 = T(su) - 建立时间要求 。如果时间余量大于或等于 0 ，则表示寄存器能够正常工作。

        1.2、        保持时间 T(hold)

保持时间：hold time ，是指在有效时钟边沿之后，端口数据保持稳定不变的时间。

                1.2.1、        保持时间要求：

是指  在有效的时钟到来之后，数据至少要保持稳定的时间。

                1.2.2、        保持时间余量：

保持时间余量 = T(hold) - 保持时间要求 。

       1.3、        时钟至输出延时 T(co)

                英文名 ：clock to output period ，是指 时钟有效到达reg开始，端口Q得到D端口的采样时间。 

        1.4、        Maximux frequency

                FPGA可以工作的时钟（最大/最小）。

        1.5、        线延迟和门延迟

线延迟：连线对电信号造成的传输延时。

门延迟：组合逻辑通过门电路处理带来的延时 。

线延时和门延时 会受 温度和电压 影响。

        1.6、        时钟信号的偏差

                1.6.1、        时钟精度

                1.6.2、        时钟漂移

                1.6.3、        jitter（时间 抖动）

                1.6.4、        skew（时钟歪斜，时钟脉冲相位差）

                1.6.5、        slew rate（电压转换速率）

2、时序逻辑分析原理

        2.1、        同步时序逻辑的分析原理

                2.1.1、        逻辑锥

3、常用时序约束介绍

        3.1、        时序环境约束

TEMPERATURE    =    85    C    ;
VOLTAGE        =    0.95  V    ;