Verilog语法学习——LV7_求两个数的差值
LV7_求两个数的差值
题目来源于牛客网
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题目
描述
根据输入信号a,b的大小关系,求解两个数的差值:输入信号a,b为8bit位宽的无符号数。如果a>b,则输出a-b,如果a≤b,则输出b-a。
接口信号图如下:

输入描述:
clk:系统时钟
rst_n:复位信号,低电平有效
a,b:8bit位宽的无符号数
输出描述:
c:8bit位宽的无符号数
代码
`timescale 1ns/1ns
module data_minus(input clk,input rst_n,input [7:0]a,input [7:0]b,output reg [8:0]c
);
//*************code***********//
/*代码思路: if(a>b),输出a-bif(a<=b),输出b-a简单的if判断
*/always @(posedge clk or negedge rst_n) beginif(!rst_n)c <= 0;else beginif(a>b)c <= a-b;else if(a<=b)c <= b-a;endend
//*************code***********//
endmodule
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