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IP库新增经过实践的Verilog 库

news 2026/3/27 22:07:27

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网上严重缺乏实用的 Verilog 设计。Project F 库是尝试让 FPGA 初学者变得更好部分。

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设计包括

  • Clock- 时钟生成 (PLL) 和域交叉

  • Display - 显示时序、帧缓冲区、DVI/HDMI 输出

  • Essential- 适用于多种设计的便捷模块

  • Graphics- 绘制线条和形状

  • Maths- 除法、LFSR、平方根、正弦......

  • Memory- ROM 和 RAM 设计，包括 BRAM 和 SPRAM

  • UART - UART（串行）发送器/接收器

IP库简介

一直想做一个可以供大家学习、使用的开源IP库，类似OpenCores，OC上IP在领域内的IP很少，通用性强一点，所以作为OC的“补充”，做了一个开源IP库，侧重点在领域的IP辅以工程或者仿真验证，一个人能力有限，欢迎大家能够共同构建，有什么问题可以提pr，谢谢~

点此FPGA源码

❝

https://github.com/suisuisi/Xilinx_Library/tree/main/ThreePart/projf-explore

❞

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