IC工程师职场必备《经典Verilog100多个代码案例》(附下载)
对于IC行业的人员而言,Verilog是最基础的入门,用于数字电路的系统设计,很多的岗位都会用到,可对算法级、门级、开关级等多种抽象设计层次进行建模。
Verilog由于其简单的语法,和C语言的相似性,目前被各大公司广泛使用。
要对Verilog语法有一定的了解,不要求一定掌握用法,但要做到没吃过猪肉,也要见过猪跑。对于出入职场的工程师而言,想要高效的写出Verilog要善于使用代码案例。今天移知教育小编就为大家分享《经典Verilog100多个代码案例》,希望能够帮助大家高效的编Verilog,感兴趣的同学可以私信获取。
4 位全加器
module adder4(cout,sum,ina,inb,cin);
output[3:0] sum;
output cout;
input[3:0] ina,inb;
input cin;
assign {cout,sum}=ina+inb+cin;
endmodule
4 位计数器
module count4(out,reset,clk);
output[3:0] out;
input reset,clk;
reg[3:0] out;
always @(posedge clk)
beginif (reset) out<=0; //同步复位else out<=out+1; //计数end
endmodule
4 位计数器的仿真程序
`timescale 1ns/1ns
`include “count4.v”
module coun4_tp;
reg clk,reset; //测试输入信号定义为 reg 型
wire[3:0] out; //测试输出信号定义为 wire 型
parameter DELY=100;
count4 mycount(out,reset,clk); //调用测试对象
always #(DELY/2) clk = ~clk; //产生时钟波形
initial
begin //激励信号定义
clk =0; reset=0;
#DELY reset=1;
#DELY reset=0;
#(DELY*20) $finish;
end
//定义结果显示格式
initial m o n i t o r ( monitor( monitor(time,“clk=%d reset=%d out=%d”, clk, reset,out);
endmodule
…………
一 共 83页
好了,说了那么多,其实就希望大家能够多多了解关于半导体方面的内容。
小伙伴们赶快私信移知助教老师了解更多关于半导体方面的内容,现在就开始了解起来吧!
私信获取《经典Verilog100多个代码案例》
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