vivado 添加现有IP文件、生成IP

添加现有IP文件

作为从AMD IP目录添加和自定义IP的替代方案，您可以直接添加XCI或XCIX文件。此过程不同于从按以下方式编目：

•XCI或XCIX文件可能是早期版本，也可能是相同或完全自定义的版本AMD IP目录中发现的类似IP。

•XCI或XCIX文件可能包括必要的文件或输出产品，以支持IP设计流程。这可以包括实例化模板、模拟文件和网表，或者通过实现来支持IP所需的设计检查点（DCP）。Vivado当XCI或XCIX文件添加到设计中时，Design Suite会添加这些文件。

•如果IP是目录中找到的IP的早期版本，则可以将其升级到最新版本版本。

•如果IP是早期版本，并且包括支持中的IP所需的输出产品设计，它可以以其当前形式使用，并且IP将被锁定以防止进一步定制。要将现有XCI或XCIX文件直接添加到设计或项目中，请选择“文件” → 添加源。有关详细信息，请参见添加设计源。

注意：或者，从右键单击菜单或从流导航器中选择“添加源”。添加的IP核心分别显示在“源”窗口的“IP源”选项卡中，以及以及“层次结构”、“库”和“编译顺序”视图中的其他源文件。您可以选择这些“源”窗口中的核心文件，以查看组成核心的文件，并查看“源文件属性”窗口中的属性。如果XCI或XCIX文件包括任何所需的支持文件，统称为输出产品，这些文件是在将设计源添加到设计中时添加的。

如果XCI或XCIX文件不包括这些关联的文件，则必须生成所需的输出产品在设计中支持IP，例如实例化模板、XDC约束和模拟来源。有关更多信息，请参阅生成IP核心的输出产品。您可以运行报告 → 报告IP状态并查看新添加的IP的状态。IP可能如果它们是用Vivado Design Suite的旧版本生成的，则处于锁定状态，如果它们被配置为不同的部件。用于报告IP状态的Tcl命令

以下是相关的Tcl命令：

• Tcl Command: report_ip_status

生成IP核心的输出产品

IP核心包括或需要特定的文件来支持整个设计流程中的IP。这些包括Verilog或VHDL实例化模板等文件，以便于集成IP模块到您的设计中，设计约束文件（XDC），包括这些文件以提供时间或IP核心的物理约束，以及支持的综合网表或设计检查点设计层次结构中的IP。这些文件统称为输出产品。一些这些文件包含在AMD IP目录中的打包IP中，其中一些是为当前设计中的定制IP。从IP目录自定义IP时，“生成输出产品”对话框为开的。但是，您也可以随时通过右键单击中的IP打开此对话框“源”窗口，然后选择“生成输出产品”命令。

默认情况下，为IP自动生成合成设计检查点（DCP）文件支持断章取义的流。但是，您可以在创建时禁用DCP文件生成通过将“合成选项”更改为“全局合成”来输出产品。有关更多信息，请访问使用断章取义流请参阅《Vivado Design Suite用户指南：设计》中的此链接具有IP（UG896）。

随着IP核心所需的输出产品添加到您的设计项目中，您现在必须将IP实例化到您的设计层次结构中。这涉及到将IP模块或实体集成到将IP实例化到设计中所述的设计。将IP实例化到设计中当您自定义和IP并将其添加到您的设计或项目，无论您是否生成了输出产品。实例化模板提供Verilog或VHDL实例声明（.veo或.vho），您可以将其复制并粘贴到您的RTL设计层次结构。

1.在Vivado IDE文本编辑器中打开实例化模板。

2.在模板文件中选择实例声明，并将其复制粘贴到相应的源文件。

3.编辑端口定义上的信号名称，以连接到中的相应信号名称您的设计。

4.您可以重复此过程以在设计中创建IP核心的多个实例。有关更多信息，请参阅Vivado Design Suite用户指南中的实例化IP：使用进行设计IP（UG896）。在设计中实例化IP后，IP核心将显示在“源”的“层次结构”选项卡中窗户与设计融为一体。IP现在可以作为的一部分进行合成或模拟整体设计，或单独断章取义的流程。