【Verilog】期末复习——设计带异步清零且高电平有效的4位循环移位寄存器

系列文章

数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter）
运算符
数据流建模
行为级建模
结构化建模
组合电路的设计和时序电路的设计
有限状态机的定义和分类
期末复习——数字逻辑电路分为哪两类？它们各自的特点是什么？
期末复习——VerilogHDL描述数字逻辑电路的建模方式有哪三种？它们的特点是？
期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FSM）
期末复习——简要说明仿真时阻塞赋值和非阻塞赋值的区别。always语句和initial语句的关键区别是什么？能否相互嵌套？
期末复习——设计带进位输入和输出的8位全加器，包括测试模块
期末复习——举重比赛有三名裁判，当运动员将杠铃举起后，须有两名或两名以上裁判认可，方可判定试举成功，若用A、B、C分别代表三名裁判的意见输入，同意为1，否定为0；F为裁判结果输出
期末复习——设计一个带异步复位端且高电平有效的32分频电路

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设计带异步清零且高电平有效的4位循环移位寄存器

行为级建模：

//左移和右移的思路是一样的，下面只展示左移的
module shift(clk,clr,Q)input clk,clr;output reg[3:0] Q;always @(posedge clk or posedge clr)beginif (clr==1) Q<=4'b0000;else Q<={Q[3:0],Q[4]};end
endmodule

结构化建模：

//D触发器
module dff(clk,clr,d,q);input clk,clr,d;output reg q;always @(posedge clk or posedge clr)beginif (clr==1) q<=0;else q<=d;end
endmodule
//移位寄存器
module shift(clk,clr,Q)input clk,clr;output [3:0] Q;dff U1(clk,clr,Q[3],Q[0]);//Q[3]移到Q[0]dff U2(clk,clr,Q[2],Q[3]);//Q[2]移到Q[3]dff U3(clk,clr,Q[1],Q[2]);//Q[1]移到Q[2]dff U4(clk,clr,Q[0],Q[1]);//Q[0]移到Q[1]
endmodule