数字逻辑-时序逻辑电路一

一、实验目的

（1）熟悉触发器的逻辑功能及特性。

（2）掌握集成D和JK触发器的应用。

（3）掌握时序逻辑电路的分析和设计方法。

二、实验仪器及材料

三、实验内容及步骤

1、用D触发器（74LS74）组成二分频器、四分频器

74LS74是双D触发器（上升沿触发的D触发器），其管脚图和功能表如下：

（1）用一个D触发器组成二分频器

①电路图

②二分频器时序图(如上图)

用逻辑分析仪观察时钟信号（CLK）和二分频输出（Q）的时序图（逻辑分析仪用法见后附注意事项）

Q的周期是CLK的二倍，Q的频率是CLK的$\frac{1}{2}$，所以输出Q是时钟信号CLK 的二分频。

（2）用一片74LS74组成四分频器

参考一个D触发器组成二分频器的方法，用两个D触发器（一片74LS74）组成四分频器，并用逻辑分析仪观察时序图

①电路图

②四分频器时序图

用逻辑分析仪观察时钟信号（CLK）和四分频输出（Q）的时序图

2、用JK触发器（74LS73）组成同步十进制加法计数器

74LS73是双JK触发器（下降沿触发的JK触发器），其管脚图和功能表如下：

（1）逻辑抽象
十进制计数器有10个稳定状态，最少应由4个触发器组成。触发器的输出分别记为，按十进制加法的计数规律编码，作状态转换表如下所示：

状态转换图如图所示：

（2）根据状态转换表，作出次态和输出C的卡诺图：

卡诺图分解并化简，得到状态方程：


（4）根据驱动方程画电路图（替换成自己的电路图），需要用到与门

（5）用逻辑分析仪观察并记录CLK、$Q_0$、$Q_1$、$Q_2$、$Q_3$、C的时序图（替换成自己的电路图）
用标尺截取10个时钟，观察每个时钟对应的状态，如果状态是按照十进制加法计数器的状态转换图变化，则设计正确，记录时序图。