Verilog语法之assign语句学习
assign语法主要是对组合逻辑的变量进行赋值的，就是把一个变量赋值给另一个变量，被复制的变量必须是wire类型的参数。
从仿真结果可以看出，data_in变量的值赋值给了data_out,assign语法就是赋值没有任何延迟，data_in是什么值，data_out就会是什么值，如同把两个变量用线连接在一起一样。
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