verilog将信号和常数拼接起来

正确的拼接

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s_axis_data_tdata = {32'b0000_0000_0000_0000_0000_0000_0000_0000,32'b0011_1111_1000_0000_0000_0000_0000_0000};

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注意，信号的两部分都要用{}花括号括起来

s_axis_data_tdata = {{32{1'b1}},{32'b0100_0000_0000_0000_0000_0000_0000_0000}};

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循环拼接也是允许的

s2p_output = {s2p_output, short_fft_buf[j][( cnt - parallel_num)*data_length*2  +: data_length*2]};

错误的拼接

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这样的话会变成32个1bit的1和一个32位的数据进行拼接。我猜测是太复杂了verilog不支持。我de了大概20分钟这个问题。

s_axis_data_tdata = {32{1'b1},32'b0100_0000_0100_0000_0000_0000_0000_0000};