PLL和CDR的内部结构及其区别
比较PLL和CDR的内部结构及其区别:
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基本结构:
PLL(相位锁定环):
- 相位检测器
- 环路滤波器
- 压控振荡器(VCO)
- 分频器(可选,用于频率合成)
CDR(时钟数据恢复):
- 相位检测器
- 环路滤波器
- 压控振荡器(VCO)
- 数据采样器
-
主要区别:
a) 输入信号:
- PLL:通常接收一个干净的参考时钟信号。
- CDR:直接从数据流中提取时钟信息,输入可能包含噪声和抖动。
b) 相位检测器:
- PLL:比较参考时钟和VCO输出(经过分频)的相位差。
- CDR:从数据流中检测边沿,与本地时钟比较。CDR的相位检测器通常更复杂,需要处理不规则的数据流。
c) 分频器 vs 数据采样器:
- PLL:通常包含分频器,用于频率合成。
- CDR:包含数据采样器,用于在恢复的时钟边沿采样数据。
d) 锁定目标:
- PLL:锁定到参考时钟的频率和相位。
- CDR:锁定到数据流的平均速率和最佳采样点。
e) 动态范围:
- PLL:通常设计为较窄的动态范围,以提高精度。
- CDR:需要更宽的动态范围,以适应数据流的变化和初始频率不确定性。
-
性能考虑:
a) 抖动处理:
- PLL:主要处理参考时钟的抖动。
- CDR:必须处理数据流中的抖动,这通常更具挑战性。
b) 锁定时间:
- PLL:通常可以较快锁定。
- CDR:可能需要更长时间来锁定,特别是在初始频率差较大时。
c) 适应性:
- PLL:一旦设计完成,适应性较低。
- CDR:通常需要更高的适应性,以处理不同的数据模式和速率。
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应用场景:
- PLL:常用于时钟生成、频率合成、时钟清洁等。
- CDR:主要用于高速串行通信,如RapidIO、PCIe、以太网等。
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在RapidIO中的应用:
- RapidIO使用CDR而不是PLL进行时钟恢复,因为它需要直接从数据流中提取时钟信息。
- CDR允许RapidIO在没有单独时钟线的情况下进行高速数据传输,简化了系统设计。
总结来说,虽然PLL和CDR在基本结构上有相似之处,但CDR是为了从数据流中恢复时钟而专门设计的。它需要处理更复杂的输入信号,并提供更高的适应性和鲁棒性。在RapidIO等高速串行接口中,CDR的使用是实现高效、可靠数据传输的关键。
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