FPGA FIR fdatool filter designer MATLAB
位数问题
fdatool
- 先确定输入信号的位宽,比如17位
- 在fdatool中,选set quantization parameters

- 选input/output

- 设置input word length 为17bit(not confirmed)

fir compiler
- implementation

- 注意:
当设置输入位宽为16位时,ip核输入为16位。BUT当将输入增加到17位时,ip核input为24位,需要自行补零进行位拼接

FIR滤波出现上述问题,是下面的FIR时钟设置不对

CLK和input采样率要么一样,要么使用CE使能,保证一个信号送一次,而不会每个CLK周期都送数据,下面是改正后的波形,滤波正确:

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