【模拟CMOS集成电路设计】电荷泵（Charge bump）设计与仿真（示例：栅极开关CP+轨到轨输入运放+基于运放CP）

0前言

  最近做了一个东西，开始用了栅极开关电荷泵（Charge bump, CP），但是失配有点大，所以进行了一些优化，但是仍然不能尽如人意，看了一些论文后，最后干脆换成了 基于运放的CP，基于运放确实失配小得多，作为对比，重新写了一个关于 $CP$ 的笔记。工程文件可以自取，使用TSMC18工艺，附带testbench，仅供学习参考。

  (1)栅极开关型CP：
    工程文件+testbench： https://mbd.pub/o/bread/aJabl5tu

  (2)基于运放+电流源堆叠的CP：
    工程文件+testbench：https://mbd.pub/o/bread/aJabl5ty

1电荷泵

  电荷泵是一种在受控时间内产生或吸收电荷的电路，最简单的结构如图1.1所示

  如图5.1所示，$CP$ 控制信号 $Up$ 和 $Down$，分别确定输出电压是上升还是下降。假设 $I_1=I_2=I_p$。$M1$ 和 $M2$ 作为电流源，$M3$ 和 $M4$ 作为开关。由于开关与电流源的漏极串联，因此此拓扑结构称为 “漏极开关” 电荷泵。

  工作原理：
  （1）当PFD输出电压信号 $Up$ 为高， $Down$ 为低时，开关 $S_1$ 闭合，$S_2$ 断开，电荷泵上面通路导通，下面通路关断，电荷泵将以电流I1对滤波器充电。
  （2）当PFD输出信号 $Up$ 为低且信号 $Down$ 为高时，开关 $S_1$ 断开，$S_2$ 闭合，电荷泵下面通路导通，电荷泵将以电流I2对滤波器放电。
  （3）当 $Up$ 和 $Down$信号都为低时，两个开关均断开，因此电荷泵输出处于高阻态，没有对环路滤波器进行充放电，环路滤波器电压保持不变。
  （4）当 $Up$ 和 $Down$信号都为高时，两个开关均导通，将形成从电源到地的通路。若电流源 $I_1$ 与 $I_2$ 相同的话，流过 $S_1$ 电流将从 $S_2$ 流出，流入环路滤波器的电流也将为0，因此没有对环路滤波器进行充放电，环路滤波器电压保持不变。波形如图1.2所示。

1.1 PFD/CP/电容器级联

  考虑图1.3所示的级联，$A$ 和 $B$ 的频率相等，但存在有限相位差，每次进行相位比较时，$Q_A$ 变高，$S_1$ 导通，$I_1$对 $C_1$ 充电，$V_{out}$ 上升 $\Delta V=(I_p/C_1)\Delta T$。如果输入相位差保持恒定，则 $V_{out}$ 走向无穷大。我们直观地看到，这种结构提供了无限的“增益”，因为对于有限的相位误差，$V_{out}$ 无限地增长。从另一个角度来看，对于 $V_{out}$是有限的，相位误差必须为零，使得 $CP$ 在每个循环中不注入净电荷。

1.2 PFD/CP/电容传递函数

  为了定量分析 $CP$ 在 $PLL$ 系统内的传递函数，对其进行分析，考虑开始在时域中进行分析，计算脉冲响应，并对结果进行拉普拉斯变换以获得传递函数。
  假设 $A$ 和 $B$ 的频率相等，且 $A$ 超前 $B$ 的相位为 $\Delta {\phi }_1$ ，$V_{cont}$的波形如图1.4所示，$[\Delta {\phi }_1/(2\pi )]T_{in}$ 秒，因此，控制电压每次上升 $\Delta V=[\Delta {\phi }_1/(2\pi )]T_{in}(I_P/C_1)$。 $V_{cont}$ 的波形呈现阶梯状，需要通过斜坡近似得到 $V_{cont}$ 的斜率，从而得出 $\Delta V/T_{in}=[\Delta {\phi }_1/(2\pi )](I_P/C_1)$，最终得到近似的线性阶跃响应。根据该阶跃响应，可以确定脉冲响应为 $[\Delta {\phi }_1/(2\pi )](I_P/C_1)u(t)$（对于形式为 $\Delta {\phi }_1\delta (t)$ 的输入脉冲）。传递函数由拉普拉斯变换给出：

   $1/s$ 相关性表示原点处的极点，因此表示理想积分器。我们可以进一步进行近似，将 $V_{cont}/\Delta \phi =[I_P/(2\pi )][1/(s{C}_1)]$，并将 $I_P/(2\pi )$ 视为 $PFD/CP$级联的传输函数

  所以，$I_p$ 稳定，则 $CP$ 所在的环路更容易可靠稳定。

2基本电荷泵(CP)结构

2.1“漏极开关”结构

   图2.1(a)中的 $CP$ ，因为开关与电流源的漏极串联，所以该拓扑结构又称为“漏极开关”拓扑。

   将开关移动到源极或栅极端子会导致另外两种结构。

2.2“源极开关”结构

  图2.2(a)所示为“源极开关”电荷泵。这里，$M2$ 和 $M3$ 用作电流源， $M1$ 和 $M4$ 用作开关。请注意，电流源会因开关的导通电阻而退化。为了正确定义电流，必须通过电流镜提供 $V_{b1}$ 和 $V_{b2}$，如图 2.2(b) 所示。在此结构，当 $M1$ 和 $M4$ 导通时，$M11$ 和 $M44$ 分别模拟 $M1$ 和 $M4$ 的退化行为。例如， $M11$、$M22$、$M33$ 和 $M44$ 的宽度可以是其主支路中对应晶体管的五分之一（并且具有相同的长度），从而提供 $5$ 的比例因子。

  “源极开关”拓扑的优点：

  **（1）高输出电阻：该优点源于开关提供的退化作用。也就是说，对于给定的电压净空，这种布置表现出比漏极开关CP更高的输出电阻
  （2）屏蔽时钟馈通:**首先，我们考虑图 2.2© 中所示的漏极切换部分，当 $Down$ 从零变为 $V_{DD}$ 时，$C_{GD3}$ 将该阶跃传导至 $V_{cont}$ ，从而在 $V_{cont}$ 产生等于 $V_{DD}{C}_{GD3}/(C_{GD3}+C_2)$的阶跃。其次，在图 6.8(d) 中所示的“源极开关”结构，在 $X$ 处的阶跃只能导致 $I_{D3}$ 中的阶跃，因此不会导致 $V_{cont}$ 的瞬时跳跃。换言之， $M3$ 在某种程度上屏蔽了开关时钟馈通对滤波器的影响。

2.3“栅极开关”结构

  漏极开关和源极开关电荷泵由于开关的导通电阻而遭受一些电压裕度的损失。使用“栅极开关”可以避免这个问题。如图 2.3(a) 所示，这种拓扑结构通过将电流源的栅极连接到偏置电压或它们的源终端。因此，输出可以适应等于$V_{DD}-|V_{DS1,min}|-V_{DS2,min}=V_{DD}-|V_{GS1}-V_{TH1}|-(V_{GS2}-V_{TH2})$ 的电压范围。“栅极开关”结构也避免可开关的电荷共享问题。

  图 2.3(a) 结构 $CP$ 的主要缺点是 P/N电流源栅极控制信号之间的偏移。为了理解这一点，如图2.3(b)所示，当 $Up$ 下降到 $(V_{DD}-|V_{TH1}|-|V_{TH5}|)$ 时， $M1$ 导通，当 $Down$ 上升到 $V_{TH2}+V_{TH6}$ 时 $M2$ 导通。因此，从 $corner\_sf$ 角（低 $NMOS$ 阈值、高 $PMOS$ 阈值）到 $corner\_fs$（高 $NMOS$ 阈值，低 $PMOS$ 阈值）， $M_1$ 和 $M_2$ 的导通时间经历显著的失配。同样，关闭时间也有偏差。这些偏斜转化为输出电压Vcont上的纹波。

  以栅极开关 $CP$ 为例，图2.4展示了一种通过反馈抑制因“沟长调制效应”导致的电流源失配。

  以 2.4(a) 为例，当 $V_{cont}$ 升高，由于沟长调制效应，$I_{DS1}$ 减小，$I_{DS2}$ 增大，由于$M_3$管的存在，随着 $V_{cont}$ 升高，$M_3$ 漏极下降，从而 $I_{DS2}$ 又减小，所以P/N电流源的失配得到缓解。

  在PLL系统中，除了P/N电流源栅极控制信号“Up/Down偏移”会导致输出电压 $V_{cont}$ 出现纹波，由于“沟道长度调制”和随机失配引起的P/N电流源失配、时钟馈通、电荷注入、CP输出阻抗和漏电流等因素都会导致 $V_{cont}$ 出现纹波。

3 CP的设计与仿真1

  以栅极开关 $CP$ 为例，$CP$ 电路原理图如图 3.1 所示。（可以对控制信号进行优化，加一些传输门和锁存器使控制信号之间更匹配）。

3.1 P/N电流源失配仿真

  选择 $CP$ 的电流 $I_p=50uA$，由于沟道长度调制效应，输出的 $NMOS$ 电流源和 $PMOS$ 电流源实际电流与输出电压 $C{P}_{OUT}$直接相关，可以通过增加沟道长度 $L$ 优化 $P/N$ 电流源的不匹配，仿真结果如下：

  通过图 3.2 可知，随着 $L$ 的增加， $P/N$ 电流源匹配度受沟长调制效应影响减小。但随着晶体管尺寸的增加，电路内部节点的时间常数会显著增加，而且电荷共享效应和时钟馈通效应也会更加明显，此次设计选择 $L=1um$ （并不会简单的只采用栅极开关的 $CP$ ，后面再说）。

  此时内部节点 $VN$ 和 $VP$ 波形如图 3.3 所示

  如果 $VN/VP$ 的差异会导致 $P/N$ 电流源开启不一致，那么瞬态情况 $CP$ 的输出电流波动将会增大，进而引起 $CP$ 输出纹波加剧，加入前馈电容，加速建立，优化结构后，节点 $VN/VP$ 的 $Tran$ 仿真波形如图 3.4 所示

  由图3.4可知，经过优化后，$VP$ 和 $VN$ 的波形对称性更好，此时 $CP$ 的输出电流进行对比，仿真结果如图 3.5 所示。

3.2 电荷泵充放电仿真

  通过仿真可以明显看到，$VN/VP$ 波形失配减小， $CP$ 的电流失配得到优化。下面对 $CP$ 充放电进行仿真。

4 基于运放的CP设计与仿真

  基本栅极开关 $CP$ 的 $P/N$ 电流源会因为沟道长度调制效应而有明显失配，为了对此进行优化，下面是基于运放的 $CP$ ，通过运放的钳位使得 $V_X=V_{cont}$，那么此时一定有 $I_{DS3}=I_{DS1}$，又因为 $I_{DS2}=I_{DS4}$，所以 $I_{DS1}=I_{DS2}$。

  基于此进行电路设计，采用源极开关结构，并通过堆叠电流源增大输出阻抗和减小电流镜复制失配，电路如图 4.2 所示

  该结构通过运放使得两电流源支路的漏极电压“匹配”，从而有效的减小PN电流源的失配，通过堆叠电流源增大输出节点阻抗。

4.1轨到轨运放设计

  在锁相环应用中，为了实现VCO尽可能大的频率调谐范围，常常需要 $CP$ 输出电压范围达到 $0V_{DD}$，在 $CP$ 中引入运放的目的就是减小 $I_{Up}$ 和 $I_{Down}$的失配，从而使电荷泵的充放电电流稳定。一方面，如果在 $CP$ 输出电压接近电源轨时运放失效，那么 $CP$ 的传输特性将会表现出严重的非线性，那么锁相环环路的相位裕度严重波动，甚至引发振荡。另一方面，在低压 $1.8V$ 应用中，非轨到轨运放的输入范围小，因此实际可用于调谐的电压范围将会被进一步压缩。所以，基于运放的CP结构，应该采用轨到轨输入的运放。

  轨到轨运放参考：（您下载工程文件，就是我更新最大的动力，哈哈哈哈哈~）

    【模拟CMOS集成电路笔记】轨到轨运放（Rail to Rail）基础（附带实例：基于1：3电流镜的轨到轨输入运放）

4.2 P/N电流源失配仿真

  同时开启 $P/N$ 电流源的控制端，观察输出电流，便可以得到 $I_{out}=I_X=I_p-I_n$，仿真结果如图 4.3 所示。图 4.3 中，通过仿真结果可以看出，纵坐标为充放电电流$I_X$，横坐标为输出节点电压 $V_X=V_{OUT}=V_{CP\_OUT}$，$I_X$ 越小则就失配越小。采用基于运放的源极开关 $CP$ 结构之后，在输出电压在$0.2-1.5V$时，电流失配在 $pA$ 级别，输出电压在 $0.1-1.7V$ 电压范围内，最大失配电流为 $37nA$，失配比例为 $37nA/50uA\ast 100\%=0.074\%$ ，相比简单的栅极开关，该结构可以实现良好的电流匹配。

4.3输入轨到轨运放仿真

(1)输入跨导仿真

  其中放大器的输入跨导随共模输出电压表现出恒定跨导，适应 $CP$ 应用场景，跨导随共模输入电压 $V_{cm}$ 变化仿真如图 4.4所示

(2)环路稳定性仿真

  使用 $stb$ 仿真对 $CP$ 电路中的环路稳定性仿真，相位裕度 $PM=60°$。

4.4电荷泵充放电仿真

  使用阶跃信号对 $CP$ 充放电过程仿真，电荷泵充电过程和放电过程分别如图 4.6 和图 4.7 所示。

  可以看到，充放电变慢了一点，由于引入了额外的电路，额外反馈环路会增加充放电的时间延迟，而且由于输出端的阻抗比简单栅极开关的输出阻抗高很多，所以对应时间常数也会提升，这也是该结构的缺点。设计的时候需要考虑环路GBW与控制信号的频率大小，一般要求前者远大于后者，可能还有一些其他的设计细节（略）。实际中，如果想加速电荷泵的充放电，可以通过增加电流或者增加前馈容提升，但是也会引发其他的一些问题~。