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FPGA芯片IO口上下拉电阻的使用

news 2025/9/14 4:38:43

FPGA芯片IO口上下拉电阻的使用

  • 为什么要设置上下拉电阻
    • 一、如何设置下拉电阻
    • 二、如何设置上拉电阻

为什么要设置上下拉电阻

这里以高云FPGA的GW1N-UV2QN48C6/I5来举例，这个芯片的上电默认初始化阶段，引脚是弱上来模式，且模式固定不能通过软件的配置来改变。如下图所示：
在这里插入图片描述
上图只是为了说明IO口的工作原理，其真实的IO口硬件架构需要去官网看对应的说明文件，通过上图我们可以知道在FPGA初始化阶段，三极管是默认不导通的，此时VCC通过R1连接Vout，Vout相当于初始化阶段就输出一个幅值为VCC的高电平；如果你的负载是高电平导通，则一上电负载就会导通，这个状态一般是我们不想要的，有的FPGA的上拉下拉可以通软件配置来解决，但是有的架构精简的FPGA则只有单纯的上拉模式且不能通过软件更改上下拉配置，如GW1N-UV2QN48C6/I5。对于自带上拉且不能通过软件配置解决的FPGA，我们可以通过直接在IO口上挂下拉电阻来解决。

一、如何设置下拉电阻

挂一个下拉电阻就能让弱上拉变成弱下拉，但是对所挂电阻的阻值确有要求，如下图：

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