【【萌新的SOC学习之自定义IP核 AXI4接口】】
萌新的SOC学习之自定义IP核 AXI4接口
自定义IP核-AXI4接口
AXI接口时序


对于一个读数据信号
AXI突发读

不要忘记 最后还有拉高RLAST 表示信号的中止

实验任务 :
通过自定义一个AXI4接口的IP核 ,通过AXI_HP接口对PS端 DDR3 进行读写测试 。

S_AXI_HP0 是 PS 端的 AXI 高性能接口,它是一个从接口,连接到 PS 内的存储器互联,用于 PL 访问 PS 内的存储设备,包括 OCM 和 DDR。在本次实验中,PS 内的数据通路,我们在 PL 内自定义的 DDR3 Test IP 核作为主设备,通过 PS AXI_HP0 接口,与 DDR 控制器进行通信,最终对 DDR3 存储器进行读写操作。

AXI4 接口共有五个独立的通道,每个通道又有少则几个,多则十几个信号,如果让我们自己来实现这样一个接口还是比较复杂的。不过大家不用担心,我们创建 AXI4 接口的 IP 时,Vivado 提供的 IP 封装工具已经自动帮我们实现了这样一个接口,并提供了一个示例程序。
箭头所指示的文件实现了 AXI4 协议下的读写测试模块,我们甚至都不用对代码作任何修改,即可实现对 DDR 的读写测试功能。

代码完成的是一个状态机的跳转

系统复位后,状态机处于初始状态,在该状态下等待外部输入的启动传输脉冲 init_txn_pulse。一旦检测到 init_txn_pulse 为高电平,状态机跳转到 INIT_WRITE 状态。
实验任务 :
通过自定义一个AXI4接口的IP核 ,通过AXI_HP接口对PS端 DDR3 进行读写测试 。



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