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hdlbits系列verilog解答（Exams/m2014 q4e）-46

news 2026/1/30 14:17:31

文章目录

    • 一、问题描述
    • 二、verilog源码
    • 三、仿真结果

一、问题描述

实现以下电路：
或非

二、verilog源码

module top_module (input in1,input in2,output out);assign out = ~(in1 | in2);endmodule

三、仿真结果

仿真输出结果

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