【Verilog】期末复习——设计一个带异步复位端且高电平有效的32分频电路

系列文章

数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter）
运算符
数据流建模
行为级建模
结构化建模
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设计一个带异步复位端且高电平有效的32分频电路

module clkdiv(clk,reset,clkout);input clk,reset;output clkout;reg[4:0] counter;//32是2的5次方，需要5位计数器always @(posedge clk or posedge reset)beginif (reset == 1) counter <= 5'b00000;else counter<=counter+1;endassign clkout=counter[4];
endmodule

测试模块示例：

module clkdiv_tb;reg clk,reset;wire clkout;clkdiv U1(clk,reset,clkout);initialbeginclk=1'b0,reset=1'b1;#10 reset=1'b0;endalways #20 clk=~clk;
endmodule